git-svn-id: https://chibios.svn.sourceforge.net/svnroot/chibios/trunk@5128 35acf78f...
authorgdisirio <gdisirio@35acf78f-673a-0410-8e92-d51de3d6d3f4>
Thu, 7 Feb 2013 14:11:22 +0000 (14:11 +0000)
committergdisirio <gdisirio@35acf78f-673a-0410-8e92-d51de3d6d3f4>
Thu, 7 Feb 2013 14:11:22 +0000 (14:11 +0000)
os/hal/platforms/SPC560Pxx/hal_lld.h
os/hal/platforms/SPC56ELxx/hal_lld.c
os/hal/platforms/SPC56ELxx/hal_lld.h

index e658b2f..43bd1c7 100644 (file)
 \r
 /**\r
  * @brief   FMPLL1 IDF divider value.\r
- * @note    The default value is calculated for XOSC=40MHz and PHI=64MHz.\r
+ * @note    The default value is calculated for XOSC=40MHz and PHI=120MHz.\r
  */\r
 #if !defined(SPC5_FMPLL1_IDF_VALUE) || defined(__DOXYGEN__)\r
 #define SPC5_FMPLL1_IDF_VALUE       5\r
 \r
 /**\r
  * @brief   FMPLL1 NDIV divider value.\r
- * @note    The default value is calculated for XOSC=40MHz and PHI=64MHz.\r
+ * @note    The default value is calculated for XOSC=40MHz and PHI=120MHz.\r
  */\r
 #if !defined(SPC5_FMPLL1_NDIV_VALUE) || defined(__DOXYGEN__)\r
 #define SPC5_FMPLL1_NDIV_VALUE      60\r
 \r
 /**\r
  * @brief   FMPLL1 ODF divider value.\r
- * @note    The default value is calculated for XOSC=40MHz and PHI=64MHz.\r
+ * @note    The default value is calculated for XOSC=40MHz and PHI=120MHz.\r
  */\r
 #if !defined(SPC5_FMPLL1_ODF) || defined(__DOXYGEN__)\r
 #define SPC5_FMPLL1_ODF             SPC5_FMPLL_ODF_DIV4\r
index acfc175..639fd15 100644 (file)
@@ -130,7 +130,6 @@ void spc_clock_init(void) {
 \r
   /* Run modes initialization.*/\r
   ME.MER.R          = SPC5_ME_ME_BITS;          /* Enabled run modes.       */\r
-//  ME.TEST.R         = SPC5_ME_TEST_MC_BITS;     /* TEST run mode.           */\r
   ME.SAFE.R         = SPC5_ME_SAFE_MC_BITS;     /* SAFE run mode.           */\r
   ME.DRUN.R         = SPC5_ME_DRUN_MC_BITS;     /* DRUN run mode.           */\r
   ME.RUN[0].R       = SPC5_ME_RUN0_MC_BITS;     /* RUN0 run mode.           */\r
index fbfef72..15071ab 100644 (file)
  * @{\r
  */\r
 #define SPC5_ME_ME_RESET            (1U << 0)\r
-#define SPC5_ME_ME_TEST             (1U << 1)\r
 #define SPC5_ME_ME_SAFE             (1U << 2)\r
 #define SPC5_ME_ME_DRUN             (1U << 3)\r
 #define SPC5_ME_ME_RUN0             (1U << 4)\r
  * @name    ME_RUN_PCx registers bits definitions\r
  * @{\r
  */\r
-#define SPC5_ME_RUN_PC_TEST         (1U << 1)\r
 #define SPC5_ME_RUN_PC_SAFE         (1U << 2)\r
 #define SPC5_ME_RUN_PC_DRUN         (1U << 3)\r
 #define SPC5_ME_RUN_PC_RUN0         (1U << 4)\r
 \r
 /**\r
  * @brief   FMPLL0 IDF divider value.\r
- * @note    The default value is calculated for XOSC=40MHz and PHI=64MHz.\r
+ * @note    The default value is calculated for XOSC=40MHz and PHI=120MHz.\r
  */\r
 #if !defined(SPC5_FMPLL0_IDF_VALUE) || defined(__DOXYGEN__)\r
 #define SPC5_FMPLL0_IDF_VALUE       5\r
 \r
 /**\r
  * @brief   FMPLL0 NDIV divider value.\r
- * @note    The default value is calculated for XOSC=40MHz and PHI=64MHz.\r
+ * @note    The default value is calculated for XOSC=40MHz and PHI=120MHz.\r
  */\r
 #if !defined(SPC5_FMPLL0_NDIV_VALUE) || defined(__DOXYGEN__)\r
-#define SPC5_FMPLL0_NDIV_VALUE      32\r
+#define SPC5_FMPLL0_NDIV_VALUE      60\r
 #endif\r
 \r
 /**\r
  * @brief   FMPLL0 ODF divider value.\r
- * @note    The default value is calculated for XOSC=40MHz and PHI=64MHz.\r
+ * @note    The default value is calculated for XOSC=40MHz and PHI=120MHz.\r
  */\r
 #if !defined(SPC5_FMPLL0_ODF) || defined(__DOXYGEN__)\r
 #define SPC5_FMPLL0_ODF             SPC5_FMPLL_ODF_DIV4\r
 \r
 /**\r
  * @brief   FMPLL1 IDF divider value.\r
- * @note    The default value is calculated for XOSC=40MHz and PHI=64MHz.\r
+ * @note    The default value is calculated for XOSC=40MHz and PHI=120MHz.\r
  */\r
 #if !defined(SPC5_FMPLL1_IDF_VALUE) || defined(__DOXYGEN__)\r
 #define SPC5_FMPLL1_IDF_VALUE       5\r
 \r
 /**\r
  * @brief   FMPLL1 NDIV divider value.\r
- * @note    The default value is calculated for XOSC=40MHz and PHI=64MHz.\r
+ * @note    The default value is calculated for XOSC=40MHz and PHI=120MHz.\r
  */\r
 #if !defined(SPC5_FMPLL1_NDIV_VALUE) || defined(__DOXYGEN__)\r
 #define SPC5_FMPLL1_NDIV_VALUE      60\r
 \r
 /**\r
  * @brief   FMPLL1 ODF divider value.\r
- * @note    The default value is calculated for XOSC=40MHz and PHI=64MHz.\r
+ * @note    The default value is calculated for XOSC=40MHz and PHI=120MHz.\r
  */\r
 #if !defined(SPC5_FMPLL1_ODF) || defined(__DOXYGEN__)\r
 #define SPC5_FMPLL1_ODF             SPC5_FMPLL_ODF_DIV4\r
                                              SPC5_ME_ME_STOP0)\r
 #endif\r
 \r
-/**\r
- * @brief   TEST mode settings.\r
- */\r
-#if !defined(SPC5_ME_TEST_MC_BITS) || defined(__DOXYGEN__)\r
-#define SPC5_ME_TEST_MC_BITS                (SPC5_ME_MC_SYSCLK_IRC |        \\r
-                                             SPC5_ME_MC_IRCON |             \\r
-                                             SPC5_ME_MC_XOSC0ON |           \\r
-                                             SPC5_ME_MC_PLL0ON |            \\r
-                                             SPC5_ME_MC_PLL1ON |            \\r
-                                             SPC5_ME_MC_CFLAON_NORMAL |     \\r
-                                             SPC5_ME_MC_DFLAON_NORMAL |     \\r
-                                             SPC5_ME_MC_MVRON)\r
-#endif\r
-\r
 /**\r
  * @brief   SAFE mode settings.\r
  */\r
  *          mode.\r
  */\r
 #if !defined(SPC5_ME_RUN_PC1_BITS) || defined(__DOXYGEN__)\r
-#define SPC5_ME_RUN_PC1_BITS                (SPC5_ME_RUN_PC_TEST |          \\r
-                                             SPC5_ME_RUN_PC_SAFE |          \\r
+#define SPC5_ME_RUN_PC1_BITS                (SPC5_ME_RUN_PC_SAFE |          \\r
                                              SPC5_ME_RUN_PC_DRUN |          \\r
                                              SPC5_ME_RUN_PC_RUN0 |          \\r
                                              SPC5_ME_RUN_PC_RUN1 |          \\r
 /*===========================================================================*/\r
 \r
 typedef enum {\r
-  SPC5_RUNMODE_TEST  = 1,\r
   SPC5_RUNMODE_SAFE  = 2,\r
   SPC5_RUNMODE_DRUN  = 3,\r
   SPC5_RUNMODE_RUN0  = 4,\r