Version 0.04
[gnuk/neug.git] / src / adc_stm32f103.c
1 /*
2  * adc_stm32f103.c - ADC driver for STM32F103
3  *
4  * Copyright (C) 2011, 2012 Free Software Initiative of Japan
5  * Author: NIIBE Yutaka <gniibe@fsij.org>
6  *
7  * This file is a part of NeuG, a True Random Number Generator
8  * implementation based on quantization error of ADC (for STM32F103).
9  *
10  * NeuG is free software: you can redistribute it and/or modify it
11  * under the terms of the GNU General Public License as published by
12  * the Free Software Foundation, either version 3 of the License, or
13  * (at your option) any later version.
14  *
15  * NeuG is distributed in the hope that it will be useful, but WITHOUT
16  * ANY WARRANTY; without even the implied warranty of MERCHANTABILITY
17  * or FITNESS FOR A PARTICULAR PURPOSE.  See the GNU General Public
18  * License for more details.
19  *
20  * You should have received a copy of the GNU General Public License
21  * along with this program.  If not, see <http://www.gnu.org/licenses/>.
22  *
23  */
24
25 #include "ch.h"
26 #include "hal.h"
27 #include "neug.h"
28 #include "adc.h"
29
30 #define NEUG_CRC32_COUNTS 4
31
32 #define STM32_ADC_ADC1_DMA_PRIORITY         2
33 #define STM32_ADC_ADC1_IRQ_PRIORITY         5
34
35 #define ADC_SMPR1_SMP_VREF(n)   ((n) << 21)
36 #define ADC_SMPR1_SMP_SENSOR(n) ((n) << 18)
37
38 #define ADC_SMPR1_SMP_AN10(n)   ((n) << 0)
39 #define ADC_SMPR1_SMP_AN11(n)   ((n) << 3)
40
41 #define ADC_SMPR2_SMP_AN0(n)    ((n) << 0)
42 #define ADC_SMPR2_SMP_AN1(n)    ((n) << 3)
43 #define ADC_SMPR2_SMP_AN2(n)    ((n) << 6)
44
45 #define ADC_SQR1_NUM_CH(n)      (((n) - 1) << 20)
46
47 #define ADC_SQR3_SQ1_N(n)       ((n) << 0)
48 #define ADC_SQR3_SQ2_N(n)       ((n) << 5)
49 #define ADC_SQR3_SQ3_N(n)       ((n) << 10)
50 #define ADC_SQR3_SQ4_N(n)       ((n) << 15)
51
52 #define ADC_SAMPLE_1P5          0
53
54 #define ADC_CHANNEL_IN0         0
55 #define ADC_CHANNEL_IN1         1
56 #define ADC_CHANNEL_IN2         2
57 #define ADC_CHANNEL_IN10        10
58 #define ADC_CHANNEL_IN11        11
59 #define ADC_CHANNEL_SENSOR      16
60 #define ADC_CHANNEL_VREFINT     17
61
62 #define DELIBARATELY_DO_IT_WRONG_VREF_SAMPLE_TIME
63 #define DELIBARATELY_DO_IT_WRONG_START_STOP
64
65 #ifdef DELIBARATELY_DO_IT_WRONG_VREF_SAMPLE_TIME
66 #define ADC_SAMPLE_VREF ADC_SAMPLE_1P5
67 #define ADC_SAMPLE_SENSOR ADC_SAMPLE_1P5
68 #else
69 #define ADC_SAMPLE_VREF ADC_SAMPLE_239P5
70 #define ADC_SAMPLE_SENSOR ADC_SAMPLE_239P5
71 #endif
72
73 #define NEUG_DMA_CHANNEL STM32_DMA1_STREAM1
74 #define NEUG_DMA_MODE_SAMPLE                                            \
75   (  STM32_DMA_CR_PL (STM32_ADC_ADC1_DMA_PRIORITY)                      \
76      | STM32_DMA_CR_MSIZE_WORD | STM32_DMA_CR_PSIZE_WORD                \
77      | STM32_DMA_CR_MINC       | STM32_DMA_CR_TCIE                      \
78      | STM32_DMA_CR_TEIE)
79
80 #define NEUG_DMA_MODE_CRC32                                             \
81   (  STM32_DMA_CR_PL (STM32_ADC_ADC1_DMA_PRIORITY)                      \
82      | STM32_DMA_CR_MSIZE_WORD | STM32_DMA_CR_PSIZE_WORD                \
83      | STM32_DMA_CR_TCIE       | STM32_DMA_CR_TEIE)
84
85 #define NEUG_ADC_SETTING1_SMPR1 ADC_SMPR1_SMP_VREF(ADC_SAMPLE_VREF)     \
86                               | ADC_SMPR1_SMP_SENSOR(ADC_SAMPLE_SENSOR)
87 #define NEUG_ADC_SETTING1_SMPR2 0
88 #define NEUG_ADC_SETTING1_SQR3  ADC_SQR3_SQ1_N(ADC_CHANNEL_VREFINT)     \
89                               | ADC_SQR3_SQ2_N(ADC_CHANNEL_SENSOR)      \
90                               | ADC_SQR3_SQ3_N(ADC_CHANNEL_SENSOR)      \
91                               | ADC_SQR3_SQ4_N(ADC_CHANNEL_VREFINT)     
92 #define NEUG_ADC_SETTING1_NUM_CHANNELS 4
93
94 #if !defined(NEUG_ADC_SETTING2_SMPR1)
95 #define NEUG_ADC_SETTING2_SMPR1 0
96 #define NEUG_ADC_SETTING2_SMPR2 ADC_SMPR2_SMP_AN0(ADC_SAMPLE_1P5)    \
97                               | ADC_SMPR2_SMP_AN1(ADC_SAMPLE_1P5)
98 #define NEUG_ADC_SETTING2_SQR3  ADC_SQR3_SQ1_N(ADC_CHANNEL_IN0)      \
99                               | ADC_SQR3_SQ2_N(ADC_CHANNEL_IN1)
100 #define NEUG_ADC_SETTING2_NUM_CHANNELS 2
101 #endif
102
103
104 /*
105  * Do calibration for both of ADCs.
106  */
107 void adc_init (void)
108 {
109   chSysLock ();
110   rccEnableAPB2 (RCC_APB2ENR_ADC1EN | RCC_APB2ENR_ADC2EN, FALSE);
111   ADC1->CR1 = 0;
112   ADC1->CR2 = ADC_CR2_ADON;
113   ADC1->CR2 = ADC_CR2_ADON | ADC_CR2_RSTCAL;
114   while ((ADC1->CR2 & ADC_CR2_RSTCAL) != 0)
115     ;
116   ADC1->CR2 = ADC_CR2_ADON | ADC_CR2_CAL;
117   while ((ADC1->CR2 & ADC_CR2_CAL) != 0)
118     ;
119   ADC1->CR2 = 0;
120
121   ADC2->CR1 = 0;
122   ADC2->CR2 = ADC_CR2_ADON;
123   ADC2->CR2 = ADC_CR2_ADON | ADC_CR2_RSTCAL;
124   while ((ADC2->CR2 & ADC_CR2_RSTCAL) != 0)
125     ;
126   ADC2->CR2 = ADC_CR2_ADON | ADC_CR2_CAL;
127   while ((ADC2->CR2 & ADC_CR2_CAL) != 0)
128     ;
129   ADC2->CR2 = 0;
130   rccDisableAPB2 (RCC_APB2ENR_ADC1EN | RCC_APB2ENR_ADC2EN, FALSE);
131   chSysUnlock ();
132 }
133
134 static void adc_lld_serve_rx_interrupt (void *arg, uint32_t flags);
135
136 void adc_start (void)
137 {
138   dmaStreamAllocate (NEUG_DMA_CHANNEL, STM32_ADC_ADC1_IRQ_PRIORITY,
139                      adc_lld_serve_rx_interrupt, NULL);
140   dmaStreamSetPeripheral (NEUG_DMA_CHANNEL, &ADC1->DR);
141
142   chSysLock ();
143
144   rccEnableAPB2 (RCC_APB2ENR_ADC1EN | RCC_APB2ENR_ADC2EN, FALSE);
145
146   ADC1->CR1 = (ADC_CR1_DUALMOD_2 | ADC_CR1_DUALMOD_1 | ADC_CR1_DUALMOD_0
147                | ADC_CR1_SCAN);
148   ADC1->CR2 = (ADC_CR2_TSVREFE | ADC_CR2_EXTTRIG | ADC_CR2_SWSTART
149                | ADC_CR2_EXTSEL | ADC_CR2_DMA | ADC_CR2_CONT | ADC_CR2_ADON);
150   ADC1->SMPR1 = NEUG_ADC_SETTING1_SMPR1;
151   ADC1->SMPR2 = NEUG_ADC_SETTING1_SMPR2;
152   ADC1->SQR1 = ADC_SQR1_NUM_CH(NEUG_ADC_SETTING1_NUM_CHANNELS);
153   ADC1->SQR2 = 0;
154   ADC1->SQR3 = NEUG_ADC_SETTING1_SQR3;
155
156   ADC2->CR1 = (ADC_CR1_DUALMOD_2 | ADC_CR1_DUALMOD_1 | ADC_CR1_DUALMOD_0
157                | ADC_CR1_SCAN);
158   ADC2->CR2 = ADC_CR2_EXTTRIG | ADC_CR2_CONT | ADC_CR2_ADON;
159   ADC2->SMPR1 = NEUG_ADC_SETTING2_SMPR1;
160   ADC2->SMPR2 = NEUG_ADC_SETTING2_SMPR2;
161   ADC2->SQR1 = ADC_SQR1_NUM_CH(NEUG_ADC_SETTING2_NUM_CHANNELS);
162   ADC2->SQR2 = 0;
163   ADC2->SQR3 = NEUG_ADC_SETTING2_SQR3;
164
165 #ifdef DELIBARATELY_DO_IT_WRONG_START_STOP
166   ADC2->CR2 = 0;
167   ADC1->CR2 = 0;
168 #endif
169
170   chSysUnlock ();
171 }
172
173 static int adc_mode;
174 static uint32_t *adc_ptr;
175 static int adc_size;
176
177 static void adc_start_conversion_internal (void)
178 {
179 #ifdef DELIBARATELY_DO_IT_WRONG_START_STOP
180   /* Power on */
181   ADC2->CR2 = ADC_CR2_EXTTRIG | ADC_CR2_CONT | ADC_CR2_ADON;
182   ADC1->CR2 = (ADC_CR2_TSVREFE | ADC_CR2_EXTTRIG | ADC_CR2_SWSTART
183                | ADC_CR2_EXTSEL | ADC_CR2_DMA | ADC_CR2_CONT | ADC_CR2_ADON);
184   /* Start conversion.  tSTAB is 1uS, but we don't follow the spec.  */
185   ADC2->CR2 = ADC_CR2_EXTTRIG | ADC_CR2_CONT | ADC_CR2_ADON;
186   ADC1->CR2 = (ADC_CR2_TSVREFE | ADC_CR2_EXTTRIG | ADC_CR2_SWSTART
187                | ADC_CR2_EXTSEL | ADC_CR2_DMA | ADC_CR2_CONT | ADC_CR2_ADON);
188 #else
189   ADC2->CR2 = ADC_CR2_EXTTRIG | ADC_CR2_CONT | ADC_CR2_ADON;
190   ADC1->CR2 = (ADC_CR2_TSVREFE | ADC_CR2_EXTTRIG | ADC_CR2_SWSTART
191                | ADC_CR2_EXTSEL | ADC_CR2_DMA | ADC_CR2_CONT | ADC_CR2_ADON);
192 #endif
193 }
194
195 void adc_start_conversion (int mode, uint32_t *p, int size)
196 {
197   adc_mode = mode;
198   adc_ptr = p;
199   adc_size = size;
200
201  if (mode == ADC_SAMPLE_MODE)
202     {
203       dmaStreamSetMemory0 (NEUG_DMA_CHANNEL, p);
204       dmaStreamSetTransactionSize (NEUG_DMA_CHANNEL, size / 4);
205       dmaStreamSetMode (NEUG_DMA_CHANNEL, NEUG_DMA_MODE_SAMPLE);
206       dmaStreamEnable (NEUG_DMA_CHANNEL);
207     }
208   else
209     {
210       dmaStreamSetMemory0 (NEUG_DMA_CHANNEL, &CRC->DR);
211       dmaStreamSetTransactionSize (NEUG_DMA_CHANNEL, NEUG_CRC32_COUNTS);
212       dmaStreamSetMode (NEUG_DMA_CHANNEL, NEUG_DMA_MODE_CRC32);
213       dmaStreamEnable (NEUG_DMA_CHANNEL);
214     }
215
216  adc_start_conversion_internal ();
217 }
218
219
220 static void adc_stop_conversion (void)
221 {
222   dmaStreamDisable (NEUG_DMA_CHANNEL);
223 #ifdef DELIBARATELY_DO_IT_WRONG_START_STOP
224   ADC1->CR2 = 0;
225   ADC2->CR2 = 0;
226 #else
227   ADC2->CR2 &= ~ADC_CR2_CONT;
228   ADC1->CR2 &= ~ADC_CR2_CONT;
229 #endif
230 }
231
232 void adc_stop (void)
233 {
234   ADC1->CR1 = 0;
235   ADC1->CR2 = 0;
236
237   ADC2->CR1 = 0;
238   ADC2->CR2 = 0;
239
240   dmaStreamRelease (NEUG_DMA_CHANNEL);
241   rccDisableAPB2 (RCC_APB2ENR_ADC1EN | RCC_APB2ENR_ADC2EN, FALSE);
242 }
243
244
245 static void adc_lld_serve_rx_interrupt (void *arg, uint32_t flags)
246 {
247   (void)arg;
248
249   if ((flags & STM32_DMA_ISR_TEIF) != 0)  /* DMA errors  */
250     {
251       /* Should never happened.  If any, it's coding error. */
252       /* Access an unmapped address space or alignment violation.  */
253       adc_stop_conversion ();
254     }
255   else
256     {
257       if ((flags & STM32_DMA_ISR_TCIF) != 0) /* Transfer complete */
258         {
259           adc_stop_conversion ();
260
261           if (adc_mode != ADC_SAMPLE_MODE)
262             {
263               adc_size -= 4;
264               *adc_ptr++ = CRC->DR;
265
266               if (adc_size > 0)
267                 {
268                   dmaStreamSetMemory0 (NEUG_DMA_CHANNEL, &CRC->DR);
269                   dmaStreamSetTransactionSize (NEUG_DMA_CHANNEL, NEUG_CRC32_COUNTS);
270                   dmaStreamSetMode (NEUG_DMA_CHANNEL, NEUG_DMA_MODE_CRC32);
271                   dmaStreamEnable (NEUG_DMA_CHANNEL);
272
273                   adc_start_conversion_internal ();
274                 }
275             }
276
277           if (adc_mode == ADC_SAMPLE_MODE || adc_size <= 0)
278             {
279               chSysLockFromIsr();
280               if (rng_thread)
281                 chEvtSignalFlagsI (rng_thread, ADC_DATA_AVAILABLE);
282               chSysUnlockFromIsr();
283             }
284         }
285     }
286 }