OLIMEX
[gnuk/neug.git] / src / adc_stm32f103.c
1 /*
2  * adc_stm32f103.c - ADC driver for STM32F103
3  *
4  * Copyright (C) 2011, 2012 Free Software Initiative of Japan
5  * Author: NIIBE Yutaka <gniibe@fsij.org>
6  *
7  * This file is a part of NeuG, a Random Number Generator
8  * implementation based on quantization error of ADC (for STM32F103).
9  *
10  * NeuG is free software: you can redistribute it and/or modify it
11  * under the terms of the GNU General Public License as published by
12  * the Free Software Foundation, either version 3 of the License, or
13  * (at your option) any later version.
14  *
15  * Gnuk is distributed in the hope that it will be useful, but WITHOUT
16  * ANY WARRANTY; without even the implied warranty of MERCHANTABILITY
17  * or FITNESS FOR A PARTICULAR PURPOSE.  See the GNU General Public
18  * License for more details.
19  *
20  * You should have received a copy of the GNU General Public License
21  * along with this program.  If not, see <http://www.gnu.org/licenses/>.
22  *
23  */
24
25 #include "ch.h"
26 #include "hal.h"
27 #include "neug.h"
28 #include "adc.h"
29
30 #define NEUG_CRC32_COUNTS 4
31
32 #define STM32_ADC_ADC1_DMA_PRIORITY         2
33 #define STM32_ADC_ADC1_IRQ_PRIORITY         5
34
35 #define ADC_SMPR1_SMP_VREF(n)   ((n) << 21)
36 #define ADC_SMPR1_SMP_SENSOR(n) ((n) << 18)
37
38 #define ADC_SMPR1_SMP_AN10(n)   ((n) << 0)
39 #define ADC_SMPR1_SMP_AN11(n)   ((n) << 3)
40
41 #define ADC_SMPR2_SMP_AN0(n)    ((n) << 0)
42 #define ADC_SMPR2_SMP_AN1(n)    ((n) << 3)
43
44 #define ADC_SQR1_NUM_CH(n)      (((n) - 1) << 20)
45
46 #define ADC_SQR3_SQ1_N(n)       ((n) << 0)
47 #define ADC_SQR3_SQ2_N(n)       ((n) << 5)
48 #define ADC_SQR3_SQ3_N(n)       ((n) << 10)
49 #define ADC_SQR3_SQ4_N(n)       ((n) << 15)
50
51 #define ADC_SAMPLE_1P5          0
52
53 #define ADC_CHANNEL_IN0         0
54 #define ADC_CHANNEL_IN1         1
55 #define ADC_CHANNEL_IN10        10
56 #define ADC_CHANNEL_IN11        11
57 #define ADC_CHANNEL_SENSOR      16
58 #define ADC_CHANNEL_VREFINT     17
59
60 #define DELIBARATELY_DO_IT_WRONG_VREF_SAMPLE_TIME
61 #define DELIBARATELY_DO_IT_WRONG_START_STOP
62
63 #ifdef DELIBARATELY_DO_IT_WRONG_VREF_SAMPLE_TIME
64 #define ADC_SAMPLE_VREF ADC_SAMPLE_1P5
65 #define ADC_SAMPLE_SENSOR ADC_SAMPLE_1P5
66 #else
67 #define ADC_SAMPLE_VREF ADC_SAMPLE_239P5
68 #define ADC_SAMPLE_SENSOR ADC_SAMPLE_239P5
69 #endif
70
71 #define NEUG_DMA_CHANNEL STM32_DMA1_STREAM1
72 #define NEUG_DMA_MODE_SAMPLE                                            \
73   (  STM32_DMA_CR_PL (STM32_ADC_ADC1_DMA_PRIORITY)                      \
74      | STM32_DMA_CR_MSIZE_WORD | STM32_DMA_CR_PSIZE_WORD                \
75      | STM32_DMA_CR_MINC       | STM32_DMA_CR_TCIE                      \
76      | STM32_DMA_CR_TEIE)
77
78 #define NEUG_DMA_MODE_CRC32                                             \
79   (  STM32_DMA_CR_PL (STM32_ADC_ADC1_DMA_PRIORITY)                      \
80      | STM32_DMA_CR_MSIZE_WORD | STM32_DMA_CR_PSIZE_WORD                \
81      | STM32_DMA_CR_TCIE       | STM32_DMA_CR_TEIE)
82
83 #define NEUG_ADC_SETTING1_SMPR1 ADC_SMPR1_SMP_VREF(ADC_SAMPLE_VREF)     \
84                               | ADC_SMPR1_SMP_SENSOR(ADC_SAMPLE_SENSOR)
85 #define NEUG_ADC_SETTING1_SMPR2 0
86 #define NEUG_ADC_SETTING1_SQR3  ADC_SQR3_SQ1_N(ADC_CHANNEL_VREFINT)     \
87                               | ADC_SQR3_SQ2_N(ADC_CHANNEL_SENSOR)      \
88                               | ADC_SQR3_SQ3_N(ADC_CHANNEL_SENSOR)      \
89                               | ADC_SQR3_SQ4_N(ADC_CHANNEL_VREFINT)     
90 #define NEUG_ADC_SETTING1_NUM_CHANNELS 4
91
92 #if !defined(NEUG_ADC_SETTING2_SMPR1)
93 #define NEUG_ADC_SETTING2_SMPR1 0
94 #define NEUG_ADC_SETTING2_SMPR2 ADC_SMPR2_SMP_AN0(ADC_SAMPLE_1P5)    \
95                               | ADC_SMPR2_SMP_AN1(ADC_SAMPLE_1P5)
96 #define NEUG_ADC_SETTING2_SQR3  ADC_SQR3_SQ1_N(ADC_CHANNEL_IN0)      \
97                               | ADC_SQR3_SQ2_N(ADC_CHANNEL_IN1)
98 #define NEUG_ADC_SETTING2_NUM_CHANNELS 2
99 #endif
100
101
102 /*
103  * Do calibration for both of ADCs.
104  */
105 void adc_init (void)
106 {
107   chSysLock ();
108   rccEnableAPB2 (RCC_APB2ENR_ADC1EN | RCC_APB2ENR_ADC2EN, FALSE);
109   ADC1->CR1 = 0;
110   ADC1->CR2 = ADC_CR2_ADON;
111   ADC1->CR2 = ADC_CR2_ADON | ADC_CR2_RSTCAL;
112   while ((ADC1->CR2 & ADC_CR2_RSTCAL) != 0)
113     ;
114   ADC1->CR2 = ADC_CR2_ADON | ADC_CR2_CAL;
115   while ((ADC1->CR2 & ADC_CR2_CAL) != 0)
116     ;
117   ADC1->CR2 = 0;
118
119   ADC2->CR1 = 0;
120   ADC2->CR2 = ADC_CR2_ADON;
121   ADC2->CR2 = ADC_CR2_ADON | ADC_CR2_RSTCAL;
122   while ((ADC2->CR2 & ADC_CR2_RSTCAL) != 0)
123     ;
124   ADC2->CR2 = ADC_CR2_ADON | ADC_CR2_CAL;
125   while ((ADC2->CR2 & ADC_CR2_CAL) != 0)
126     ;
127   ADC2->CR2 = 0;
128   rccDisableAPB2 (RCC_APB2ENR_ADC1EN | RCC_APB2ENR_ADC2EN, FALSE);
129   chSysUnlock ();
130 }
131
132 static void adc_lld_serve_rx_interrupt (void *arg, uint32_t flags);
133
134 void adc_start (void)
135 {
136   dmaStreamAllocate (NEUG_DMA_CHANNEL, STM32_ADC_ADC1_IRQ_PRIORITY,
137                      adc_lld_serve_rx_interrupt, NULL);
138   dmaStreamSetPeripheral (NEUG_DMA_CHANNEL, &ADC1->DR);
139
140   chSysLock ();
141
142   rccEnableAPB2 (RCC_APB2ENR_ADC1EN | RCC_APB2ENR_ADC2EN, FALSE);
143
144   ADC1->CR1 = (ADC_CR1_DUALMOD_2 | ADC_CR1_DUALMOD_1 | ADC_CR1_DUALMOD_0
145                | ADC_CR1_SCAN);
146   ADC1->CR2 = (ADC_CR2_TSVREFE | ADC_CR2_EXTTRIG | ADC_CR2_SWSTART
147                | ADC_CR2_EXTSEL | ADC_CR2_DMA | ADC_CR2_CONT | ADC_CR2_ADON);
148   ADC1->SMPR1 = NEUG_ADC_SETTING1_SMPR1;
149   ADC1->SMPR2 = NEUG_ADC_SETTING1_SMPR2;
150   ADC1->SQR1 = ADC_SQR1_NUM_CH(NEUG_ADC_SETTING1_NUM_CHANNELS);
151   ADC1->SQR2 = 0;
152   ADC1->SQR3 = NEUG_ADC_SETTING1_SQR3;
153
154   ADC2->CR1 = (ADC_CR1_DUALMOD_2 | ADC_CR1_DUALMOD_1 | ADC_CR1_DUALMOD_0
155                | ADC_CR1_SCAN);
156   ADC2->CR2 = ADC_CR2_EXTTRIG | ADC_CR2_CONT | ADC_CR2_ADON;
157   ADC2->SMPR1 = NEUG_ADC_SETTING2_SMPR1;
158   ADC2->SMPR2 = NEUG_ADC_SETTING2_SMPR2;
159   ADC2->SQR1 = ADC_SQR1_NUM_CH(NEUG_ADC_SETTING2_NUM_CHANNELS);
160   ADC2->SQR2 = 0;
161   ADC2->SQR3 = NEUG_ADC_SETTING2_SQR3;
162
163 #ifdef DELIBARATELY_DO_IT_WRONG_START_STOP
164   ADC2->CR2 = 0;
165   ADC1->CR2 = 0;
166 #endif
167
168   chSysUnlock ();
169 }
170
171 static int adc_mode;
172 static uint32_t *adc_ptr;
173 static int adc_size;
174
175 static void adc_start_conversion_internal (void)
176 {
177 #ifdef DELIBARATELY_DO_IT_WRONG_START_STOP
178   /* Power on */
179   ADC2->CR2 = ADC_CR2_EXTTRIG | ADC_CR2_CONT | ADC_CR2_ADON;
180   ADC1->CR2 = (ADC_CR2_TSVREFE | ADC_CR2_EXTTRIG | ADC_CR2_SWSTART
181                | ADC_CR2_EXTSEL | ADC_CR2_DMA | ADC_CR2_CONT | ADC_CR2_ADON);
182   /* Start conversion.  tSTAB is 1uS, but we don't follow the spec.  */
183   ADC2->CR2 = ADC_CR2_EXTTRIG | ADC_CR2_CONT | ADC_CR2_ADON;
184   ADC1->CR2 = (ADC_CR2_TSVREFE | ADC_CR2_EXTTRIG | ADC_CR2_SWSTART
185                | ADC_CR2_EXTSEL | ADC_CR2_DMA | ADC_CR2_CONT | ADC_CR2_ADON);
186 #else
187   ADC2->CR2 = ADC_CR2_EXTTRIG | ADC_CR2_CONT | ADC_CR2_ADON;
188   ADC1->CR2 = (ADC_CR2_TSVREFE | ADC_CR2_EXTTRIG | ADC_CR2_SWSTART
189                | ADC_CR2_EXTSEL | ADC_CR2_DMA | ADC_CR2_CONT | ADC_CR2_ADON);
190 #endif
191 }
192
193 void adc_start_conversion (int mode, uint32_t *p, int size)
194 {
195   adc_mode = mode;
196   adc_ptr = p;
197   adc_size = size;
198
199  if (mode == ADC_SAMPLE_MODE)
200     {
201       dmaStreamSetMemory0 (NEUG_DMA_CHANNEL, p);
202       dmaStreamSetTransactionSize (NEUG_DMA_CHANNEL, size / 4);
203       dmaStreamSetMode (NEUG_DMA_CHANNEL, NEUG_DMA_MODE_SAMPLE);
204       dmaStreamEnable (NEUG_DMA_CHANNEL);
205     }
206   else
207     {
208       dmaStreamSetMemory0 (NEUG_DMA_CHANNEL, &CRC->DR);
209       dmaStreamSetTransactionSize (NEUG_DMA_CHANNEL, NEUG_CRC32_COUNTS);
210       dmaStreamSetMode (NEUG_DMA_CHANNEL, NEUG_DMA_MODE_CRC32);
211       dmaStreamEnable (NEUG_DMA_CHANNEL);
212     }
213
214  adc_start_conversion_internal ();
215 }
216
217
218 static void adc_stop_conversion (void)
219 {
220   dmaStreamDisable (NEUG_DMA_CHANNEL);
221 #ifdef DELIBARATELY_DO_IT_WRONG_START_STOP
222   ADC1->CR2 = 0;
223   ADC2->CR2 = 0;
224 #else
225   ADC2->CR2 &= ~ADC_CR2_CONT;
226   ADC1->CR2 &= ~ADC_CR2_CONT;
227 #endif
228 }
229
230 void adc_stop (void)
231 {
232   ADC1->CR1 = 0;
233   ADC1->CR2 = 0;
234
235   ADC2->CR1 = 0;
236   ADC2->CR2 = 0;
237
238   dmaStreamRelease (NEUG_DMA_CHANNEL);
239   rccDisableAPB2 (RCC_APB2ENR_ADC1EN | RCC_APB2ENR_ADC2EN, FALSE);
240 }
241
242
243 static void adc_lld_serve_rx_interrupt (void *arg, uint32_t flags)
244 {
245   (void)arg;
246
247   if ((flags & STM32_DMA_ISR_TEIF) != 0)  /* DMA errors  */
248     {
249       /* Should never happened.  If any, it's coding error. */
250       /* Access an unmapped address space or alignment violation.  */
251       adc_stop_conversion ();
252     }
253   else
254     {
255       if ((flags & STM32_DMA_ISR_TCIF) != 0) /* Transfer complete */
256         {
257           adc_stop_conversion ();
258
259           if (adc_mode != ADC_SAMPLE_MODE)
260             {
261               adc_size -= 4;
262               *adc_ptr++ = CRC->DR;
263
264               if (adc_size > 0)
265                 {
266                   dmaStreamSetMemory0 (NEUG_DMA_CHANNEL, &CRC->DR);
267                   dmaStreamSetTransactionSize (NEUG_DMA_CHANNEL, NEUG_CRC32_COUNTS);
268                   dmaStreamSetMode (NEUG_DMA_CHANNEL, NEUG_DMA_MODE_CRC32);
269                   dmaStreamEnable (NEUG_DMA_CHANNEL);
270
271                   adc_start_conversion_internal ();
272                 }
273             }
274
275           if (adc_mode == ADC_SAMPLE_MODE || adc_size <= 0)
276             {
277               chSysLockFromIsr();
278               if (rng_thread)
279                 chEvtSignalFlagsI (rng_thread, ADC_DATA_AVAILABLE);
280               chSysUnlockFromIsr();
281             }
282         }
283     }
284 }