88480dee4b56019fc9ca28acab6f016207b4f3d6
[gnuk/neug.git] / src / adc_stm32f103.c
1 /*
2  * adc_stm32f103.c - ADC driver for STM32F103
3  *
4  * Copyright (C) 2011, 2012, 2013 Free Software Initiative of Japan
5  * Author: NIIBE Yutaka <gniibe@fsij.org>
6  *
7  * This file is a part of NeuG, a True Random Number Generator
8  * implementation based on quantization error of ADC (for STM32F103).
9  *
10  * NeuG is free software: you can redistribute it and/or modify it
11  * under the terms of the GNU General Public License as published by
12  * the Free Software Foundation, either version 3 of the License, or
13  * (at your option) any later version.
14  *
15  * NeuG is distributed in the hope that it will be useful, but WITHOUT
16  * ANY WARRANTY; without even the implied warranty of MERCHANTABILITY
17  * or FITNESS FOR A PARTICULAR PURPOSE.  See the GNU General Public
18  * License for more details.
19  *
20  * You should have received a copy of the GNU General Public License
21  * along with this program.  If not, see <http://www.gnu.org/licenses/>.
22  *
23  */
24
25 #include <stdint.h>
26 #include <stdlib.h>
27 #include <chopstx.h>
28
29 #include "neug.h"
30 #include "stm32f103.h"
31 #include "adc.h"
32
33 #define NEUG_CRC32_COUNTS 4
34
35 #define STM32_ADC_ADC1_DMA_PRIORITY         2
36
37 #define ADC_SMPR1_SMP_VREF(n)   ((n) << 21)
38 #define ADC_SMPR1_SMP_SENSOR(n) ((n) << 18)
39
40 #define ADC_SMPR1_SMP_AN10(n)   ((n) << 0)
41 #define ADC_SMPR1_SMP_AN11(n)   ((n) << 3)
42
43 #define ADC_SMPR2_SMP_AN0(n)    ((n) << 0)
44 #define ADC_SMPR2_SMP_AN1(n)    ((n) << 3)
45 #define ADC_SMPR2_SMP_AN2(n)    ((n) << 6)
46 #define ADC_SMPR2_SMP_AN9(n)    ((n) << 27)
47
48 #define ADC_SQR1_NUM_CH(n)      (((n) - 1) << 20)
49
50 #define ADC_SQR3_SQ1_N(n)       ((n) << 0)
51 #define ADC_SQR3_SQ2_N(n)       ((n) << 5)
52 #define ADC_SQR3_SQ3_N(n)       ((n) << 10)
53 #define ADC_SQR3_SQ4_N(n)       ((n) << 15)
54
55 #define ADC_SAMPLE_1P5          0
56
57 #define ADC_CHANNEL_IN0         0
58 #define ADC_CHANNEL_IN1         1
59 #define ADC_CHANNEL_IN2         2
60 #define ADC_CHANNEL_IN9         9
61 #define ADC_CHANNEL_IN10        10
62 #define ADC_CHANNEL_IN11        11
63 #define ADC_CHANNEL_SENSOR      16
64 #define ADC_CHANNEL_VREFINT     17
65
66 #define DELIBARATELY_DO_IT_WRONG_VREF_SAMPLE_TIME
67 #define DELIBARATELY_DO_IT_WRONG_START_STOP
68
69 #ifdef DELIBARATELY_DO_IT_WRONG_VREF_SAMPLE_TIME
70 #define ADC_SAMPLE_VREF ADC_SAMPLE_1P5
71 #define ADC_SAMPLE_SENSOR ADC_SAMPLE_1P5
72 #else
73 #define ADC_SAMPLE_VREF ADC_SAMPLE_239P5
74 #define ADC_SAMPLE_SENSOR ADC_SAMPLE_239P5
75 #endif
76
77 #define NEUG_DMA_CHANNEL STM32_DMA1_STREAM1
78 #define NEUG_DMA_MODE_SAMPLE                                            \
79   (  STM32_DMA_CR_PL (STM32_ADC_ADC1_DMA_PRIORITY)                      \
80      | STM32_DMA_CR_MSIZE_WORD | STM32_DMA_CR_PSIZE_WORD                \
81      | STM32_DMA_CR_MINC       | STM32_DMA_CR_TCIE                      \
82      | STM32_DMA_CR_TEIE)
83
84 #define NEUG_DMA_MODE_CRC32                                             \
85   (  STM32_DMA_CR_PL (STM32_ADC_ADC1_DMA_PRIORITY)                      \
86      | STM32_DMA_CR_MSIZE_WORD | STM32_DMA_CR_PSIZE_WORD                \
87      | STM32_DMA_CR_MINC                                                \
88      | STM32_DMA_CR_TCIE       | STM32_DMA_CR_TEIE)
89
90 #define NEUG_ADC_SETTING1_SMPR1 ADC_SMPR1_SMP_VREF(ADC_SAMPLE_VREF)     \
91                               | ADC_SMPR1_SMP_SENSOR(ADC_SAMPLE_SENSOR)
92 #define NEUG_ADC_SETTING1_SMPR2 0
93 #define NEUG_ADC_SETTING1_SQR3  ADC_SQR3_SQ1_N(ADC_CHANNEL_VREFINT)     \
94                               | ADC_SQR3_SQ2_N(ADC_CHANNEL_SENSOR)      \
95                               | ADC_SQR3_SQ3_N(ADC_CHANNEL_SENSOR)      \
96                               | ADC_SQR3_SQ4_N(ADC_CHANNEL_VREFINT)     
97 #define NEUG_ADC_SETTING1_NUM_CHANNELS 4
98
99 #if !defined(NEUG_ADC_SETTING2_SMPR1)
100 #define NEUG_ADC_SETTING2_SMPR1 0
101 #define NEUG_ADC_SETTING2_SMPR2 ADC_SMPR2_SMP_AN0(ADC_SAMPLE_1P5)    \
102                               | ADC_SMPR2_SMP_AN1(ADC_SAMPLE_1P5)
103 #define NEUG_ADC_SETTING2_SQR3  ADC_SQR3_SQ1_N(ADC_CHANNEL_IN0)      \
104                               | ADC_SQR3_SQ2_N(ADC_CHANNEL_IN1)
105 #define NEUG_ADC_SETTING2_NUM_CHANNELS 2
106 #endif
107
108
109 /*
110  * Do calibration for both of ADCs.
111  */
112 void adc_init (void)
113 {
114   RCC->APB2ENR |= (RCC_APB2ENR_ADC1EN | RCC_APB2ENR_ADC2EN);
115   RCC->APB2RSTR = (RCC_APB2RSTR_ADC1RST | RCC_APB2RSTR_ADC2RST);
116   RCC->APB2RSTR = 0;
117
118   ADC1->CR1 = 0;
119   ADC1->CR2 = ADC_CR2_ADON;
120   ADC1->CR2 = ADC_CR2_ADON | ADC_CR2_RSTCAL;
121   while ((ADC1->CR2 & ADC_CR2_RSTCAL) != 0)
122     ;
123   ADC1->CR2 = ADC_CR2_ADON | ADC_CR2_CAL;
124   while ((ADC1->CR2 & ADC_CR2_CAL) != 0)
125     ;
126   ADC1->CR2 = 0;
127
128   ADC2->CR1 = 0;
129   ADC2->CR2 = ADC_CR2_ADON;
130   ADC2->CR2 = ADC_CR2_ADON | ADC_CR2_RSTCAL;
131   while ((ADC2->CR2 & ADC_CR2_RSTCAL) != 0)
132     ;
133   ADC2->CR2 = ADC_CR2_ADON | ADC_CR2_CAL;
134   while ((ADC2->CR2 & ADC_CR2_CAL) != 0)
135     ;
136   ADC2->CR2 = 0;
137   RCC->APB2ENR &= ~(RCC_APB2ENR_ADC1EN | RCC_APB2ENR_ADC2EN);
138 }
139
140 extern uint8_t __process4_stack_base__, __process4_stack_size__;
141 const uint32_t __stackaddr_adc = (uint32_t)&__process4_stack_base__;
142 const size_t __stacksize_adc = (size_t)&__process4_stack_size__;
143 #define PRIO_ADC 3
144
145 static void adc_lld_serve_rx_interrupt (uint32_t flags);
146
147 #define INTR_REQ_DMA1_Channel1 11
148 static void *
149 adc_intr_thread (void *arg)
150 {
151   chopstx_intr_t interrupt;
152
153   (void)arg;
154   chopstx_claim_irq (&interrupt, INTR_REQ_DMA1_Channel1);
155
156   while (1)
157     {
158       uint32_t flags;
159
160       chopstx_intr_wait (&interrupt);
161       flags = DMA1->ISR & STM32_DMA_ISR_MASK; /* Channel 1 interrupt cause.  */
162       DMA1->IFCR = STM32_DMA_ISR_MASK; /* Clear interrupt of channel 1.  */
163       adc_lld_serve_rx_interrupt (flags);
164     }
165
166   return NULL;
167 }
168
169 static chopstx_t adc_thd;
170
171 void adc_start (void)
172 {
173   /* Use DMA channel 1.  */
174   RCC->AHBENR |= RCC_AHBENR_DMA1EN;
175   DMA1_Channel1->CCR = STM32_DMA_CCR_RESET_VALUE;
176   DMA1->IFCR = 0xffffffff;
177
178   RCC->APB2ENR |= (RCC_APB2ENR_ADC1EN | RCC_APB2ENR_ADC2EN);
179
180   ADC1->CR1 = (ADC_CR1_DUALMOD_2 | ADC_CR1_DUALMOD_1 | ADC_CR1_DUALMOD_0
181                | ADC_CR1_SCAN);
182   ADC1->CR2 = (ADC_CR2_TSVREFE | ADC_CR2_EXTTRIG | ADC_CR2_SWSTART
183                | ADC_CR2_EXTSEL | ADC_CR2_DMA | ADC_CR2_CONT | ADC_CR2_ADON);
184   ADC1->SMPR1 = NEUG_ADC_SETTING1_SMPR1;
185   ADC1->SMPR2 = NEUG_ADC_SETTING1_SMPR2;
186   ADC1->SQR1 = ADC_SQR1_NUM_CH(NEUG_ADC_SETTING1_NUM_CHANNELS);
187   ADC1->SQR2 = 0;
188   ADC1->SQR3 = NEUG_ADC_SETTING1_SQR3;
189
190   ADC2->CR1 = (ADC_CR1_DUALMOD_2 | ADC_CR1_DUALMOD_1 | ADC_CR1_DUALMOD_0
191                | ADC_CR1_SCAN);
192   ADC2->CR2 = ADC_CR2_EXTTRIG | ADC_CR2_CONT | ADC_CR2_ADON;
193   ADC2->SMPR1 = NEUG_ADC_SETTING2_SMPR1;
194   ADC2->SMPR2 = NEUG_ADC_SETTING2_SMPR2;
195   ADC2->SQR1 = ADC_SQR1_NUM_CH(NEUG_ADC_SETTING2_NUM_CHANNELS);
196   ADC2->SQR2 = 0;
197   ADC2->SQR3 = NEUG_ADC_SETTING2_SQR3;
198
199 #ifdef DELIBARATELY_DO_IT_WRONG_START_STOP
200   ADC2->CR2 = 0;
201   ADC1->CR2 = 0;
202 #endif
203
204   adc_thd = chopstx_create (PRIO_ADC, __stackaddr_adc, __stacksize_adc,
205                             adc_intr_thread, NULL);
206 }
207
208 static int adc_mode;
209 static uint32_t *adc_ptr;
210 static int adc_size;
211 static uint32_t adc_buf[64];
212
213 static void adc_start_conversion_internal (void)
214 {
215 #ifdef DELIBARATELY_DO_IT_WRONG_START_STOP
216   /* Power on */
217   ADC2->CR2 = ADC_CR2_EXTTRIG | ADC_CR2_CONT | ADC_CR2_ADON;
218   ADC1->CR2 = (ADC_CR2_TSVREFE | ADC_CR2_EXTTRIG | ADC_CR2_SWSTART
219                | ADC_CR2_EXTSEL | ADC_CR2_DMA | ADC_CR2_CONT | ADC_CR2_ADON);
220   /* Start conversion.  tSTAB is 1uS, but we don't follow the spec.  */
221   ADC2->CR2 = ADC_CR2_EXTTRIG | ADC_CR2_CONT | ADC_CR2_ADON;
222   ADC1->CR2 = (ADC_CR2_TSVREFE | ADC_CR2_EXTTRIG | ADC_CR2_SWSTART
223                | ADC_CR2_EXTSEL | ADC_CR2_DMA | ADC_CR2_CONT | ADC_CR2_ADON);
224 #else
225   ADC2->CR2 = ADC_CR2_EXTTRIG | ADC_CR2_CONT | ADC_CR2_ADON;
226   ADC1->CR2 = (ADC_CR2_TSVREFE | ADC_CR2_EXTTRIG | ADC_CR2_SWSTART
227                | ADC_CR2_EXTSEL | ADC_CR2_DMA | ADC_CR2_CONT | ADC_CR2_ADON);
228 #endif
229 }
230
231 void adc_start_conversion (int mode, uint32_t *p, int size)
232 {
233   adc_mode = mode;
234   adc_ptr = p;
235   adc_size = size;
236
237  if (mode == ADC_SAMPLE_MODE)
238     {
239       DMA1_Channel1->CPAR = (uint32_t)&ADC1->DR; /* SetPeripheral */
240       DMA1_Channel1->CMAR  = (uint32_t)p; /* SetMemory0 */
241       DMA1_Channel1->CNDTR  = (uint32_t)size / 4; /* counter */
242       DMA1_Channel1->CCR  = NEUG_DMA_MODE_SAMPLE; /*mode*/
243       DMA1_Channel1->CCR |= DMA_CCR1_EN;                    /* Enable */
244     }
245   else
246     {
247       DMA1_Channel1->CPAR = (uint32_t)&ADC1->DR; /* SetPeripheral */
248       DMA1_Channel1->CMAR  = (uint32_t)adc_buf; /* SetMemory0 */
249       DMA1_Channel1->CNDTR  = size; /* counter */
250       DMA1_Channel1->CCR  = NEUG_DMA_MODE_CRC32; /*mode*/
251       DMA1_Channel1->CCR |= DMA_CCR1_EN;                    /* Enable */
252     }
253
254  adc_start_conversion_internal ();
255 }
256
257
258 static void adc_stop_conversion (void)
259 {
260   DMA1_Channel1->CCR &= ~DMA_CCR1_EN;
261
262 #ifdef DELIBARATELY_DO_IT_WRONG_START_STOP
263   ADC1->CR2 = 0;
264   ADC2->CR2 = 0;
265 #else
266   ADC2->CR2 &= ~ADC_CR2_CONT;
267   ADC1->CR2 &= ~ADC_CR2_CONT;
268 #endif
269 }
270
271 void adc_stop (void)
272 {
273   ADC1->CR1 = 0;
274   ADC1->CR2 = 0;
275
276   ADC2->CR1 = 0;
277   ADC2->CR2 = 0;
278
279   RCC->AHBENR &= ~RCC_AHBENR_DMA1EN;
280   RCC->APB2ENR &= ~(RCC_APB2ENR_ADC1EN | RCC_APB2ENR_ADC2EN);
281
282   chopstx_cancel (adc_thd);
283   chopstx_join (adc_thd, NULL);
284 }
285
286
287 static void adc_lld_serve_rx_interrupt (uint32_t flags)
288 {
289   if ((flags & STM32_DMA_ISR_TEIF) != 0)  /* DMA errors  */
290     {
291       /* Should never happened.  If any, it's coding error. */
292       /* Access an unmapped address space or alignment violation.  */
293       adc_stop_conversion ();
294     }
295   else
296     {
297       if ((flags & STM32_DMA_ISR_TCIF) != 0) /* Transfer complete */
298         {
299           adc_stop_conversion ();
300
301           if (adc_mode != ADC_SAMPLE_MODE)
302             {
303               int i;
304
305               for (i = 0; i < adc_size;)
306                 {
307                   CRC->DR = adc_buf[i++];
308                   CRC->DR = adc_buf[i++];
309                   CRC->DR = adc_buf[i++];
310                   CRC->DR = adc_buf[i++];
311                   *adc_ptr++ = CRC->DR;
312                 }
313             }
314
315           chopstx_mutex_lock (&adc_mtx);
316           adc_data_available++;
317           if (adc_waiting)
318             chopstx_cond_signal (&adc_cond);
319           chopstx_mutex_unlock (&adc_mtx);
320         }
321     }
322 }