Use chopstx
[gnuk/neug.git] / src / adc_stm32f103.c
1 /*
2  * adc_stm32f103.c - ADC driver for STM32F103
3  *
4  * Copyright (C) 2011, 2012, 2013 Free Software Initiative of Japan
5  * Author: NIIBE Yutaka <gniibe@fsij.org>
6  *
7  * This file is a part of NeuG, a True Random Number Generator
8  * implementation based on quantization error of ADC (for STM32F103).
9  *
10  * NeuG is free software: you can redistribute it and/or modify it
11  * under the terms of the GNU General Public License as published by
12  * the Free Software Foundation, either version 3 of the License, or
13  * (at your option) any later version.
14  *
15  * NeuG is distributed in the hope that it will be useful, but WITHOUT
16  * ANY WARRANTY; without even the implied warranty of MERCHANTABILITY
17  * or FITNESS FOR A PARTICULAR PURPOSE.  See the GNU General Public
18  * License for more details.
19  *
20  * You should have received a copy of the GNU General Public License
21  * along with this program.  If not, see <http://www.gnu.org/licenses/>.
22  *
23  */
24
25 #include <stdint.h>
26 #include <stdlib.h>
27 #include <chopstx.h>
28
29 #include "neug.h"
30 #include "stm32f103.h"
31 #include "adc.h"
32
33 #define NEUG_CRC32_COUNTS 4
34
35 #define STM32_ADC_ADC1_DMA_PRIORITY         2
36
37 #define ADC_SMPR1_SMP_VREF(n)   ((n) << 21)
38 #define ADC_SMPR1_SMP_SENSOR(n) ((n) << 18)
39
40 #define ADC_SMPR1_SMP_AN10(n)   ((n) << 0)
41 #define ADC_SMPR1_SMP_AN11(n)   ((n) << 3)
42
43 #define ADC_SMPR2_SMP_AN0(n)    ((n) << 0)
44 #define ADC_SMPR2_SMP_AN1(n)    ((n) << 3)
45 #define ADC_SMPR2_SMP_AN2(n)    ((n) << 6)
46 #define ADC_SMPR2_SMP_AN9(n)    ((n) << 27)
47
48 #define ADC_SQR1_NUM_CH(n)      (((n) - 1) << 20)
49
50 #define ADC_SQR3_SQ1_N(n)       ((n) << 0)
51 #define ADC_SQR3_SQ2_N(n)       ((n) << 5)
52 #define ADC_SQR3_SQ3_N(n)       ((n) << 10)
53 #define ADC_SQR3_SQ4_N(n)       ((n) << 15)
54
55 #define ADC_SAMPLE_1P5          0
56
57 #define ADC_CHANNEL_IN0         0
58 #define ADC_CHANNEL_IN1         1
59 #define ADC_CHANNEL_IN2         2
60 #define ADC_CHANNEL_IN9         9
61 #define ADC_CHANNEL_IN10        10
62 #define ADC_CHANNEL_IN11        11
63 #define ADC_CHANNEL_SENSOR      16
64 #define ADC_CHANNEL_VREFINT     17
65
66 #define DELIBARATELY_DO_IT_WRONG_VREF_SAMPLE_TIME
67 #define DELIBARATELY_DO_IT_WRONG_START_STOP
68
69 #ifdef DELIBARATELY_DO_IT_WRONG_VREF_SAMPLE_TIME
70 #define ADC_SAMPLE_VREF ADC_SAMPLE_1P5
71 #define ADC_SAMPLE_SENSOR ADC_SAMPLE_1P5
72 #else
73 #define ADC_SAMPLE_VREF ADC_SAMPLE_239P5
74 #define ADC_SAMPLE_SENSOR ADC_SAMPLE_239P5
75 #endif
76
77 #define NEUG_DMA_CHANNEL STM32_DMA1_STREAM1
78 #define NEUG_DMA_MODE_SAMPLE                                            \
79   (  STM32_DMA_CR_PL (STM32_ADC_ADC1_DMA_PRIORITY)                      \
80      | STM32_DMA_CR_MSIZE_WORD | STM32_DMA_CR_PSIZE_WORD                \
81      | STM32_DMA_CR_MINC       | STM32_DMA_CR_TCIE                      \
82      | STM32_DMA_CR_TEIE)
83
84 #define NEUG_DMA_MODE_CRC32                                             \
85   (  STM32_DMA_CR_PL (STM32_ADC_ADC1_DMA_PRIORITY)                      \
86      | STM32_DMA_CR_MSIZE_WORD | STM32_DMA_CR_PSIZE_WORD                \
87      | STM32_DMA_CR_TCIE       | STM32_DMA_CR_TEIE)
88
89 #define NEUG_ADC_SETTING1_SMPR1 ADC_SMPR1_SMP_VREF(ADC_SAMPLE_VREF)     \
90                               | ADC_SMPR1_SMP_SENSOR(ADC_SAMPLE_SENSOR)
91 #define NEUG_ADC_SETTING1_SMPR2 0
92 #define NEUG_ADC_SETTING1_SQR3  ADC_SQR3_SQ1_N(ADC_CHANNEL_VREFINT)     \
93                               | ADC_SQR3_SQ2_N(ADC_CHANNEL_SENSOR)      \
94                               | ADC_SQR3_SQ3_N(ADC_CHANNEL_SENSOR)      \
95                               | ADC_SQR3_SQ4_N(ADC_CHANNEL_VREFINT)     
96 #define NEUG_ADC_SETTING1_NUM_CHANNELS 4
97
98 #if !defined(NEUG_ADC_SETTING2_SMPR1)
99 #define NEUG_ADC_SETTING2_SMPR1 0
100 #define NEUG_ADC_SETTING2_SMPR2 ADC_SMPR2_SMP_AN0(ADC_SAMPLE_1P5)    \
101                               | ADC_SMPR2_SMP_AN1(ADC_SAMPLE_1P5)
102 #define NEUG_ADC_SETTING2_SQR3  ADC_SQR3_SQ1_N(ADC_CHANNEL_IN0)      \
103                               | ADC_SQR3_SQ2_N(ADC_CHANNEL_IN1)
104 #define NEUG_ADC_SETTING2_NUM_CHANNELS 2
105 #endif
106
107
108 /*
109  * Do calibration for both of ADCs.
110  */
111 void adc_init (void)
112 {
113   RCC->APB2ENR |= (RCC_APB2ENR_ADC1EN | RCC_APB2ENR_ADC2EN);
114   ADC1->CR1 = 0;
115   ADC1->CR2 = ADC_CR2_ADON;
116   ADC1->CR2 = ADC_CR2_ADON | ADC_CR2_RSTCAL;
117   while ((ADC1->CR2 & ADC_CR2_RSTCAL) != 0)
118     ;
119   ADC1->CR2 = ADC_CR2_ADON | ADC_CR2_CAL;
120   while ((ADC1->CR2 & ADC_CR2_CAL) != 0)
121     ;
122   ADC1->CR2 = 0;
123
124   ADC2->CR1 = 0;
125   ADC2->CR2 = ADC_CR2_ADON;
126   ADC2->CR2 = ADC_CR2_ADON | ADC_CR2_RSTCAL;
127   while ((ADC2->CR2 & ADC_CR2_RSTCAL) != 0)
128     ;
129   ADC2->CR2 = ADC_CR2_ADON | ADC_CR2_CAL;
130   while ((ADC2->CR2 & ADC_CR2_CAL) != 0)
131     ;
132   ADC2->CR2 = 0;
133   RCC->APB2ENR &= ~(RCC_APB2ENR_ADC1EN | RCC_APB2ENR_ADC2EN);
134
135   /* ... and DMA Initialize.  */
136   DMA1_Channel1->CCR = 0;
137   DMA1->IFCR = 0xffffffff;
138 }
139
140 extern uint8_t __process4_stack_base__, __process4_stack_size__;
141 const uint32_t __stackaddr_adc = (uint32_t)&__process4_stack_base__;
142 const size_t __stacksize_adc = (size_t)&__process4_stack_size__;
143 #define PRIO_ADC 1
144
145 static void adc_lld_serve_rx_interrupt (uint32_t flags);
146
147 #define INTR_REQ_DMA1_Channel1 11
148 static void *
149 adc_intr_thread (void *arg)
150 {
151   chopstix_intr_t interrupt;
152
153   (void)arg;
154   chopstx_intr_register (&interrupt, INTR_REQ_DMA1_Channel1);
155
156   while (1)
157     {
158       uint32_t flags;
159
160       chopstx_wait_intr (&interrupt);
161       flags = DMA1->ISR & STM32_DMA_ISR_MASK; /* Channel 1 interrupt cause.  */
162       DMA1->IFCR = STM32_DMA_ISR_MASK; /* Clear interrupt of channel 1.  */
163       adc_lld_serve_rx_interrupt (flags);
164     }
165
166   return NULL;
167 }
168
169
170 void adc_start (void)
171 {
172   chopstx_t thd;
173   chopstx_attr_t attr;
174
175   /* Allocate a DMA channel.  */
176   RCC->AHBENR |= RCC_AHBENR_DMA1EN;
177   DMA1_Channel1->CCR = STM32_DMA_CCR_RESET_VALUE;
178
179   /**/
180   DMA1_Channel1->CPAR = (uint32_t)&ADC1->DR; /* SetPeripheral */
181
182   RCC->APB2ENR |= (RCC_APB2ENR_ADC1EN | RCC_APB2ENR_ADC2EN);
183
184   ADC1->CR1 = (ADC_CR1_DUALMOD_2 | ADC_CR1_DUALMOD_1 | ADC_CR1_DUALMOD_0
185                | ADC_CR1_SCAN);
186   ADC1->CR2 = (ADC_CR2_TSVREFE | ADC_CR2_EXTTRIG | ADC_CR2_SWSTART
187                | ADC_CR2_EXTSEL | ADC_CR2_DMA | ADC_CR2_CONT | ADC_CR2_ADON);
188   ADC1->SMPR1 = NEUG_ADC_SETTING1_SMPR1;
189   ADC1->SMPR2 = NEUG_ADC_SETTING1_SMPR2;
190   ADC1->SQR1 = ADC_SQR1_NUM_CH(NEUG_ADC_SETTING1_NUM_CHANNELS);
191   ADC1->SQR2 = 0;
192   ADC1->SQR3 = NEUG_ADC_SETTING1_SQR3;
193
194   ADC2->CR1 = (ADC_CR1_DUALMOD_2 | ADC_CR1_DUALMOD_1 | ADC_CR1_DUALMOD_0
195                | ADC_CR1_SCAN);
196   ADC2->CR2 = ADC_CR2_EXTTRIG | ADC_CR2_CONT | ADC_CR2_ADON;
197   ADC2->SMPR1 = NEUG_ADC_SETTING2_SMPR1;
198   ADC2->SMPR2 = NEUG_ADC_SETTING2_SMPR2;
199   ADC2->SQR1 = ADC_SQR1_NUM_CH(NEUG_ADC_SETTING2_NUM_CHANNELS);
200   ADC2->SQR2 = 0;
201   ADC2->SQR3 = NEUG_ADC_SETTING2_SQR3;
202
203 #ifdef DELIBARATELY_DO_IT_WRONG_START_STOP
204   ADC2->CR2 = 0;
205   ADC1->CR2 = 0;
206 #endif
207
208   chopstx_attr_init (&attr);
209   chopstx_attr_setschedparam (&attr, PRIO_ADC);
210   chopstx_attr_setstack (&attr, __stackaddr_adc, __stacksize_adc);
211   chopstx_create (&thd, &attr, adc_intr_thread, NULL);
212 }
213
214 static int adc_mode;
215 static uint32_t *adc_ptr;
216 static int adc_size;
217
218 static void adc_start_conversion_internal (void)
219 {
220 #ifdef DELIBARATELY_DO_IT_WRONG_START_STOP
221   /* Power on */
222   ADC2->CR2 = ADC_CR2_EXTTRIG | ADC_CR2_CONT | ADC_CR2_ADON;
223   ADC1->CR2 = (ADC_CR2_TSVREFE | ADC_CR2_EXTTRIG | ADC_CR2_SWSTART
224                | ADC_CR2_EXTSEL | ADC_CR2_DMA | ADC_CR2_CONT | ADC_CR2_ADON);
225   /* Start conversion.  tSTAB is 1uS, but we don't follow the spec.  */
226   ADC2->CR2 = ADC_CR2_EXTTRIG | ADC_CR2_CONT | ADC_CR2_ADON;
227   ADC1->CR2 = (ADC_CR2_TSVREFE | ADC_CR2_EXTTRIG | ADC_CR2_SWSTART
228                | ADC_CR2_EXTSEL | ADC_CR2_DMA | ADC_CR2_CONT | ADC_CR2_ADON);
229 #else
230   ADC2->CR2 = ADC_CR2_EXTTRIG | ADC_CR2_CONT | ADC_CR2_ADON;
231   ADC1->CR2 = (ADC_CR2_TSVREFE | ADC_CR2_EXTTRIG | ADC_CR2_SWSTART
232                | ADC_CR2_EXTSEL | ADC_CR2_DMA | ADC_CR2_CONT | ADC_CR2_ADON);
233 #endif
234 }
235
236 void adc_start_conversion (int mode, uint32_t *p, int size)
237 {
238   adc_mode = mode;
239   adc_ptr = p;
240   adc_size = size;
241
242  if (mode == ADC_SAMPLE_MODE)
243     {
244       DMA1_Channel1->CMAR  = (uint32_t)p; /* SetMemory0 */
245       DMA1_Channel1->CNDTR  = (uint32_t)size / 4; /* size */
246       DMA1_Channel1->CCR  = (uint32_t)NEUG_DMA_MODE_SAMPLE; /*mode*/
247       DMA1_Channel1->CCR |= DMA_CCR1_EN;                    /* Enable */
248     }
249   else
250     {
251       DMA1_Channel1->CMAR  = (uint32_t)&CRC->DR; /* SetMemory0 */
252       DMA1_Channel1->CNDTR  = (uint32_t)NEUG_CRC32_COUNTS; /* size */
253       DMA1_Channel1->CCR  = (uint32_t)NEUG_DMA_MODE_CRC32; /*mode*/
254       DMA1_Channel1->CCR |= DMA_CCR1_EN;                    /* Enable */
255     }
256
257  adc_start_conversion_internal ();
258 }
259
260
261 static void adc_stop_conversion (void)
262 {
263   DMA1_Channel1->CCR &= ~DMA_CCR1_EN;
264
265 #ifdef DELIBARATELY_DO_IT_WRONG_START_STOP
266   ADC1->CR2 = 0;
267   ADC2->CR2 = 0;
268 #else
269   ADC2->CR2 &= ~ADC_CR2_CONT;
270   ADC1->CR2 &= ~ADC_CR2_CONT;
271 #endif
272 }
273
274 void adc_stop (void)
275 {
276   ADC1->CR1 = 0;
277   ADC1->CR2 = 0;
278
279   ADC2->CR1 = 0;
280   ADC2->CR2 = 0;
281
282   /* XXX: here to disable the associated IRQ vector; stop intr thread.  */
283   RCC->AHBENR &= ~RCC_AHBENR_DMA1EN;
284   RCC->APB2ENR &= ~(RCC_APB2ENR_ADC1EN | RCC_APB2ENR_ADC2EN);
285 }
286
287
288 static void adc_lld_serve_rx_interrupt (uint32_t flags)
289 {
290   if ((flags & STM32_DMA_ISR_TEIF) != 0)  /* DMA errors  */
291     {
292       /* Should never happened.  If any, it's coding error. */
293       /* Access an unmapped address space or alignment violation.  */
294       adc_stop_conversion ();
295     }
296   else
297     {
298       if ((flags & STM32_DMA_ISR_TCIF) != 0) /* Transfer complete */
299         {
300           adc_stop_conversion ();
301
302           if (adc_mode != ADC_SAMPLE_MODE)
303             {
304               adc_size -= 4;
305               *adc_ptr++ = CRC->DR;
306
307               if (adc_size > 0)
308                 {
309                   DMA1_Channel1->CMAR  = (uint32_t)&CRC->DR; /* SetMemory0 */
310                   DMA1_Channel1->CNDTR  = (uint32_t)NEUG_CRC32_COUNTS; /* size */
311                   DMA1_Channel1->CCR  = (uint32_t)NEUG_DMA_MODE_CRC32; /*mode*/
312                   DMA1_Channel1->CCR |= DMA_CCR1_EN;                /* Enable */
313                   adc_start_conversion_internal ();
314                 }
315             }
316
317           if (adc_mode == ADC_SAMPLE_MODE || adc_size <= 0)
318             {
319               chopstx_mutex_lock (&adc_mtx);
320               adc_data_available++;
321               if (adc_waiting)
322                 chopstx_cond_signal (&adc_cond);
323               chopstx_mutex_unlock (&adc_mtx);
324             }
325         }
326     }
327 }