fix reset handling
[gnuk/neug.git] / src / adc_stm32f103.c
1 /*
2  * adc_stm32f103.c - ADC driver for STM32F103
3  *                   In this ADC driver, there are NeuG specific parts.
4  *                   You need to modify to use this as generic ADC driver.
5  *
6  * Copyright (C) 2011, 2012, 2013, 2015
7  *               Free Software Initiative of Japan
8  * Author: NIIBE Yutaka <gniibe@fsij.org>
9  *
10  * This file is a part of NeuG, a True Random Number Generator
11  * implementation based on quantization error of ADC (for STM32F103).
12  *
13  * NeuG is free software: you can redistribute it and/or modify it
14  * under the terms of the GNU General Public License as published by
15  * the Free Software Foundation, either version 3 of the License, or
16  * (at your option) any later version.
17  *
18  * NeuG is distributed in the hope that it will be useful, but WITHOUT
19  * ANY WARRANTY; without even the implied warranty of MERCHANTABILITY
20  * or FITNESS FOR A PARTICULAR PURPOSE.  See the GNU General Public
21  * License for more details.
22  *
23  * You should have received a copy of the GNU General Public License
24  * along with this program.  If not, see <http://www.gnu.org/licenses/>.
25  *
26  */
27
28 #include <stdint.h>
29 #include <stdlib.h>
30 #include <chopstx.h>
31
32 #include "neug.h"
33 #include "stm32f103.h"
34 #include "adc.h"
35
36 #define NEUG_CRC32_COUNTS 4
37
38 #define STM32_ADC_ADC1_DMA_PRIORITY         2
39
40 #define ADC_SMPR1_SMP_VREF(n)   ((n) << 21)
41 #define ADC_SMPR1_SMP_SENSOR(n) ((n) << 18)
42
43 #define ADC_SMPR1_SMP_AN10(n)   ((n) << 0)
44 #define ADC_SMPR1_SMP_AN11(n)   ((n) << 3)
45
46 #define ADC_SMPR2_SMP_AN0(n)    ((n) << 0)
47 #define ADC_SMPR2_SMP_AN1(n)    ((n) << 3)
48 #define ADC_SMPR2_SMP_AN2(n)    ((n) << 6)
49 #define ADC_SMPR2_SMP_AN9(n)    ((n) << 27)
50
51 #define ADC_SQR1_NUM_CH(n)      (((n) - 1) << 20)
52
53 #define ADC_SQR3_SQ1_N(n)       ((n) << 0)
54 #define ADC_SQR3_SQ2_N(n)       ((n) << 5)
55 #define ADC_SQR3_SQ3_N(n)       ((n) << 10)
56 #define ADC_SQR3_SQ4_N(n)       ((n) << 15)
57
58 #define ADC_SAMPLE_1P5          0
59
60 #define ADC_CHANNEL_IN0         0
61 #define ADC_CHANNEL_IN1         1
62 #define ADC_CHANNEL_IN2         2
63 #define ADC_CHANNEL_IN9         9
64 #define ADC_CHANNEL_IN10        10
65 #define ADC_CHANNEL_IN11        11
66 #define ADC_CHANNEL_SENSOR      16
67 #define ADC_CHANNEL_VREFINT     17
68
69 #define DELIBARATELY_DO_IT_WRONG_VREF_SAMPLE_TIME
70 #define DELIBARATELY_DO_IT_WRONG_START_STOP
71
72 #ifdef DELIBARATELY_DO_IT_WRONG_VREF_SAMPLE_TIME
73 #define ADC_SAMPLE_VREF ADC_SAMPLE_1P5
74 #define ADC_SAMPLE_SENSOR ADC_SAMPLE_1P5
75 #else
76 #define ADC_SAMPLE_VREF ADC_SAMPLE_239P5
77 #define ADC_SAMPLE_SENSOR ADC_SAMPLE_239P5
78 #endif
79
80 #define NEUG_DMA_CHANNEL STM32_DMA1_STREAM1
81 #define NEUG_DMA_MODE                                                   \
82   (  STM32_DMA_CR_PL (STM32_ADC_ADC1_DMA_PRIORITY)                      \
83      | STM32_DMA_CR_MSIZE_WORD | STM32_DMA_CR_PSIZE_WORD                \
84      | STM32_DMA_CR_MINC       | STM32_DMA_CR_TCIE                      \
85      | STM32_DMA_CR_TEIE  )
86
87 #define NEUG_ADC_SETTING1_SMPR1 ADC_SMPR1_SMP_VREF(ADC_SAMPLE_VREF)     \
88                               | ADC_SMPR1_SMP_SENSOR(ADC_SAMPLE_SENSOR)
89 #define NEUG_ADC_SETTING1_SMPR2 0
90 #define NEUG_ADC_SETTING1_SQR3  ADC_SQR3_SQ1_N(ADC_CHANNEL_VREFINT)     \
91                               | ADC_SQR3_SQ2_N(ADC_CHANNEL_SENSOR)      \
92                               | ADC_SQR3_SQ3_N(ADC_CHANNEL_SENSOR)      \
93                               | ADC_SQR3_SQ4_N(ADC_CHANNEL_VREFINT)     
94 #define NEUG_ADC_SETTING1_NUM_CHANNELS 4
95
96
97 /*
98  * Do calibration for both of ADCs.
99  */
100 void adc_init (void)
101 {
102   RCC->APB2ENR |= (RCC_APB2ENR_ADC1EN | RCC_APB2ENR_ADC2EN);
103   RCC->APB2RSTR = (RCC_APB2RSTR_ADC1RST | RCC_APB2RSTR_ADC2RST);
104   RCC->APB2RSTR = 0;
105
106   ADC1->CR1 = 0;
107   ADC1->CR2 = ADC_CR2_ADON;
108   ADC1->CR2 = ADC_CR2_ADON | ADC_CR2_RSTCAL;
109   while ((ADC1->CR2 & ADC_CR2_RSTCAL) != 0)
110     ;
111   ADC1->CR2 = ADC_CR2_ADON | ADC_CR2_CAL;
112   while ((ADC1->CR2 & ADC_CR2_CAL) != 0)
113     ;
114   ADC1->CR2 = 0;
115
116   ADC2->CR1 = 0;
117   ADC2->CR2 = ADC_CR2_ADON;
118   ADC2->CR2 = ADC_CR2_ADON | ADC_CR2_RSTCAL;
119   while ((ADC2->CR2 & ADC_CR2_RSTCAL) != 0)
120     ;
121   ADC2->CR2 = ADC_CR2_ADON | ADC_CR2_CAL;
122   while ((ADC2->CR2 & ADC_CR2_CAL) != 0)
123     ;
124   ADC2->CR2 = 0;
125   RCC->APB2ENR &= ~(RCC_APB2ENR_ADC1EN | RCC_APB2ENR_ADC2EN);
126 }
127
128 #include "sys.h"
129 #if defined(HAVE_SYS_H)
130 # define SYS_BOARD_ID sys_board_id
131 #else
132 # include "board.h"
133 # define SYS_BOARD_ID BOARD_ID
134 #endif
135
136 static void
137 get_adc_config (uint32_t config[4])
138 {
139   config[2] = ADC_SQR1_NUM_CH(2);
140   switch (SYS_BOARD_ID)
141     {
142     case BOARD_ID_FST_01:
143       config[0] = 0;
144       config[1] = ADC_SMPR2_SMP_AN0(ADC_SAMPLE_1P5)
145                 | ADC_SMPR2_SMP_AN9(ADC_SAMPLE_1P5);
146       config[3] = ADC_SQR3_SQ1_N(ADC_CHANNEL_IN0)
147                 | ADC_SQR3_SQ2_N(ADC_CHANNEL_IN9);
148       break;
149
150     case BOARD_ID_OLIMEX_STM32_H103:
151     case BOARD_ID_STBEE:
152       config[0] = ADC_SMPR1_SMP_AN10(ADC_SAMPLE_1P5) 
153                 | ADC_SMPR1_SMP_AN11(ADC_SAMPLE_1P5);
154       config[1] = 0;
155       config[3] = ADC_SQR3_SQ1_N(ADC_CHANNEL_IN10)
156                 | ADC_SQR3_SQ2_N(ADC_CHANNEL_IN11);
157       break;
158
159     case BOARD_ID_STBEE_MINI:
160       config[0] = 0;
161       config[1] = ADC_SMPR2_SMP_AN1(ADC_SAMPLE_1P5)
162                 | ADC_SMPR2_SMP_AN2(ADC_SAMPLE_1P5);
163       config[3] = ADC_SQR3_SQ1_N(ADC_CHANNEL_IN1)
164                 | ADC_SQR3_SQ2_N(ADC_CHANNEL_IN2);
165       break;
166
167     case BOARD_ID_CQ_STARM:
168     case BOARD_ID_FST_01_00:
169     case BOARD_ID_MAPLE_MINI:
170     case BOARD_ID_STM32_PRIMER2:
171     case BOARD_ID_STM8S_DISCOVERY:
172     case BOARD_ID_ST_DONGLE:
173     case BOARD_ID_ST_NUCLEO_F103:
174     default:
175       config[0] = 0;
176       config[1] = ADC_SMPR2_SMP_AN0(ADC_SAMPLE_1P5)
177                 | ADC_SMPR2_SMP_AN1(ADC_SAMPLE_1P5);
178       config[3] = ADC_SQR3_SQ1_N(ADC_CHANNEL_IN0)
179                 | ADC_SQR3_SQ2_N(ADC_CHANNEL_IN1);
180       break;
181     }
182 }
183
184
185 void adc_start (void)
186 {
187   uint32_t config[4];
188
189   get_adc_config (config);
190
191   /* Use DMA channel 1.  */
192   RCC->AHBENR |= RCC_AHBENR_DMA1EN;
193   DMA1_Channel1->CCR = STM32_DMA_CCR_RESET_VALUE;
194   DMA1->IFCR = 0xffffffff;
195
196   RCC->APB2ENR |= (RCC_APB2ENR_ADC1EN | RCC_APB2ENR_ADC2EN);
197
198   ADC1->CR1 = (ADC_CR1_DUALMOD_2 | ADC_CR1_DUALMOD_1 | ADC_CR1_DUALMOD_0
199                | ADC_CR1_SCAN);
200   ADC1->CR2 = (ADC_CR2_TSVREFE | ADC_CR2_EXTTRIG | ADC_CR2_SWSTART
201                | ADC_CR2_EXTSEL | ADC_CR2_DMA | ADC_CR2_CONT | ADC_CR2_ADON);
202   ADC1->SMPR1 = NEUG_ADC_SETTING1_SMPR1;
203   ADC1->SMPR2 = NEUG_ADC_SETTING1_SMPR2;
204   ADC1->SQR1 = ADC_SQR1_NUM_CH(NEUG_ADC_SETTING1_NUM_CHANNELS);
205   ADC1->SQR2 = 0;
206   ADC1->SQR3 = NEUG_ADC_SETTING1_SQR3;
207
208   ADC2->CR1 = (ADC_CR1_DUALMOD_2 | ADC_CR1_DUALMOD_1 | ADC_CR1_DUALMOD_0
209                | ADC_CR1_SCAN);
210   ADC2->CR2 = ADC_CR2_EXTTRIG | ADC_CR2_CONT | ADC_CR2_ADON;
211   ADC2->SMPR1 = config[0];
212   ADC2->SMPR2 = config[1];
213   ADC2->SQR1 = config[2];
214   ADC2->SQR2 = 0;
215   ADC2->SQR3 = config[3];
216
217 #ifdef DELIBARATELY_DO_IT_WRONG_START_STOP
218   /*
219    * We could just let ADC run continuously always and only enable DMA
220    * to receive stable data from ADC.  But our purpose is not to get
221    * correct data but noise.  In fact, we can get more noise when we
222    * start/stop ADC each time.
223    */
224   ADC2->CR2 = 0;
225   ADC1->CR2 = 0;
226 #else
227   /* Start conversion.  */
228   ADC2->CR2 = ADC_CR2_EXTTRIG | ADC_CR2_CONT | ADC_CR2_ADON;
229   ADC1->CR2 = (ADC_CR2_TSVREFE | ADC_CR2_EXTTRIG | ADC_CR2_SWSTART
230                | ADC_CR2_EXTSEL | ADC_CR2_DMA | ADC_CR2_CONT | ADC_CR2_ADON);
231 #endif
232 }
233
234 uint32_t adc_buf[64];
235
236 void adc_start_conversion (int offset, int count)
237 {
238   DMA1_Channel1->CPAR = (uint32_t)&ADC1->DR;        /* SetPeripheral */
239   DMA1_Channel1->CMAR = (uint32_t)&adc_buf[offset]; /* SetMemory0    */
240   DMA1_Channel1->CNDTR = count;                     /* Counter       */
241   DMA1_Channel1->CCR = NEUG_DMA_MODE | DMA_CCR1_EN; /* Mode   */
242
243 #ifdef DELIBARATELY_DO_IT_WRONG_START_STOP
244   /* Power on */
245   ADC2->CR2 = ADC_CR2_EXTTRIG | ADC_CR2_CONT | ADC_CR2_ADON;
246   ADC1->CR2 = (ADC_CR2_TSVREFE | ADC_CR2_EXTTRIG | ADC_CR2_SWSTART
247                | ADC_CR2_EXTSEL | ADC_CR2_DMA | ADC_CR2_CONT | ADC_CR2_ADON);
248   /*
249    * Start conversion.  tSTAB is 1uS, but we don't follow the spec, to
250    * get more noise.
251    */
252   ADC2->CR2 = ADC_CR2_EXTTRIG | ADC_CR2_CONT | ADC_CR2_ADON;
253   ADC1->CR2 = (ADC_CR2_TSVREFE | ADC_CR2_EXTTRIG | ADC_CR2_SWSTART
254                | ADC_CR2_EXTSEL | ADC_CR2_DMA | ADC_CR2_CONT | ADC_CR2_ADON);
255 #endif
256 }
257
258
259 static void adc_stop_conversion (void)
260 {
261   DMA1_Channel1->CCR &= ~DMA_CCR1_EN;
262
263 #ifdef DELIBARATELY_DO_IT_WRONG_START_STOP
264   ADC2->CR2 = 0;
265   ADC1->CR2 = 0;
266 #endif
267 }
268
269 void adc_stop (void)
270 {
271   ADC1->CR1 = 0;
272   ADC1->CR2 = 0;
273
274   ADC2->CR1 = 0;
275   ADC2->CR2 = 0;
276
277   RCC->AHBENR &= ~RCC_AHBENR_DMA1EN;
278   RCC->APB2ENR &= ~(RCC_APB2ENR_ADC1EN | RCC_APB2ENR_ADC2EN);
279 }
280
281
282 static uint32_t adc_err;
283
284 /*
285  * Return 0 on success.
286  * Return 1 on error.
287  */
288 int adc_wait_completion (chopstx_intr_t *intr)
289 {
290   uint32_t flags;
291
292   while (1)
293     {
294       chopstx_intr_wait (intr);
295       flags = DMA1->ISR & STM32_DMA_ISR_MASK; /* Channel 1 interrupt cause.  */
296       /*
297        * Clear interrupt cause of channel 1.
298        *
299        * Note that CGIFx=0, as CGIFx=1 clears all of GIF, HTIF, TCIF
300        * and TEIF.
301        */
302       DMA1->IFCR = (flags & ~1);
303
304       if ((flags & STM32_DMA_ISR_TEIF) != 0)  /* DMA errors  */
305         {
306           /* Should never happened.  If any, it's coding error. */
307           /* Access an unmapped address space or alignment violation.  */
308           adc_err++;
309           adc_stop_conversion ();
310           return 1;
311         }
312       else if ((flags & STM32_DMA_ISR_TCIF) != 0) /* Transfer complete */
313         {
314           adc_stop_conversion ();
315           return 0;
316         }
317     }
318 }