db5afe30cc888e1bc7d37f5b01c6b8f63a18902a
[gnuk/neug.git] / src / adc_stm32f103.c
1 /*
2  * adc_stm32f103.c - ADC driver for STM32F103
3  *
4  * Copyright (C) 2011, 2012, 2013 Free Software Initiative of Japan
5  * Author: NIIBE Yutaka <gniibe@fsij.org>
6  *
7  * This file is a part of NeuG, a True Random Number Generator
8  * implementation based on quantization error of ADC (for STM32F103).
9  *
10  * NeuG is free software: you can redistribute it and/or modify it
11  * under the terms of the GNU General Public License as published by
12  * the Free Software Foundation, either version 3 of the License, or
13  * (at your option) any later version.
14  *
15  * NeuG is distributed in the hope that it will be useful, but WITHOUT
16  * ANY WARRANTY; without even the implied warranty of MERCHANTABILITY
17  * or FITNESS FOR A PARTICULAR PURPOSE.  See the GNU General Public
18  * License for more details.
19  *
20  * You should have received a copy of the GNU General Public License
21  * along with this program.  If not, see <http://www.gnu.org/licenses/>.
22  *
23  */
24
25 #include <stdint.h>
26 #include <stdlib.h>
27 #include <chopstx.h>
28
29 #include "neug.h"
30 #include "stm32f103.h"
31 #include "adc.h"
32
33 #define NEUG_CRC32_COUNTS 4
34
35 #define STM32_ADC_ADC1_DMA_PRIORITY         2
36
37 #define ADC_SMPR1_SMP_VREF(n)   ((n) << 21)
38 #define ADC_SMPR1_SMP_SENSOR(n) ((n) << 18)
39
40 #define ADC_SMPR1_SMP_AN10(n)   ((n) << 0)
41 #define ADC_SMPR1_SMP_AN11(n)   ((n) << 3)
42
43 #define ADC_SMPR2_SMP_AN0(n)    ((n) << 0)
44 #define ADC_SMPR2_SMP_AN1(n)    ((n) << 3)
45 #define ADC_SMPR2_SMP_AN2(n)    ((n) << 6)
46 #define ADC_SMPR2_SMP_AN9(n)    ((n) << 27)
47
48 #define ADC_SQR1_NUM_CH(n)      (((n) - 1) << 20)
49
50 #define ADC_SQR3_SQ1_N(n)       ((n) << 0)
51 #define ADC_SQR3_SQ2_N(n)       ((n) << 5)
52 #define ADC_SQR3_SQ3_N(n)       ((n) << 10)
53 #define ADC_SQR3_SQ4_N(n)       ((n) << 15)
54
55 #define ADC_SAMPLE_1P5          0
56
57 #define ADC_CHANNEL_IN0         0
58 #define ADC_CHANNEL_IN1         1
59 #define ADC_CHANNEL_IN2         2
60 #define ADC_CHANNEL_IN9         9
61 #define ADC_CHANNEL_IN10        10
62 #define ADC_CHANNEL_IN11        11
63 #define ADC_CHANNEL_SENSOR      16
64 #define ADC_CHANNEL_VREFINT     17
65
66 #define DELIBARATELY_DO_IT_WRONG_VREF_SAMPLE_TIME
67 #define DELIBARATELY_DO_IT_WRONG_START_STOP
68
69 #ifdef DELIBARATELY_DO_IT_WRONG_VREF_SAMPLE_TIME
70 #define ADC_SAMPLE_VREF ADC_SAMPLE_1P5
71 #define ADC_SAMPLE_SENSOR ADC_SAMPLE_1P5
72 #else
73 #define ADC_SAMPLE_VREF ADC_SAMPLE_239P5
74 #define ADC_SAMPLE_SENSOR ADC_SAMPLE_239P5
75 #endif
76
77 #define NEUG_DMA_CHANNEL STM32_DMA1_STREAM1
78 #define NEUG_DMA_MODE_SAMPLE                                            \
79   (  STM32_DMA_CR_PL (STM32_ADC_ADC1_DMA_PRIORITY)                      \
80      | STM32_DMA_CR_MSIZE_WORD | STM32_DMA_CR_PSIZE_WORD                \
81      | STM32_DMA_CR_MINC       | STM32_DMA_CR_TCIE                      \
82      | STM32_DMA_CR_TEIE)
83
84 #define NEUG_DMA_MODE_CRC32                                             \
85   (  STM32_DMA_CR_PL (STM32_ADC_ADC1_DMA_PRIORITY)                      \
86      | STM32_DMA_CR_MSIZE_WORD | STM32_DMA_CR_PSIZE_WORD                \
87      | STM32_DMA_CR_MINC                                                \
88      | STM32_DMA_CR_TCIE       | STM32_DMA_CR_TEIE)
89
90 #define NEUG_ADC_SETTING1_SMPR1 ADC_SMPR1_SMP_VREF(ADC_SAMPLE_VREF)     \
91                               | ADC_SMPR1_SMP_SENSOR(ADC_SAMPLE_SENSOR)
92 #define NEUG_ADC_SETTING1_SMPR2 0
93 #define NEUG_ADC_SETTING1_SQR3  ADC_SQR3_SQ1_N(ADC_CHANNEL_VREFINT)     \
94                               | ADC_SQR3_SQ2_N(ADC_CHANNEL_SENSOR)      \
95                               | ADC_SQR3_SQ3_N(ADC_CHANNEL_SENSOR)      \
96                               | ADC_SQR3_SQ4_N(ADC_CHANNEL_VREFINT)     
97 #define NEUG_ADC_SETTING1_NUM_CHANNELS 4
98
99 #if !defined(NEUG_ADC_SETTING2_SMPR1)
100 #define NEUG_ADC_SETTING2_SMPR1 0
101 #define NEUG_ADC_SETTING2_SMPR2 ADC_SMPR2_SMP_AN0(ADC_SAMPLE_1P5)    \
102                               | ADC_SMPR2_SMP_AN1(ADC_SAMPLE_1P5)
103 #define NEUG_ADC_SETTING2_SQR3  ADC_SQR3_SQ1_N(ADC_CHANNEL_IN0)      \
104                               | ADC_SQR3_SQ2_N(ADC_CHANNEL_IN1)
105 #define NEUG_ADC_SETTING2_NUM_CHANNELS 2
106 #endif
107
108
109 /*
110  * Do calibration for both of ADCs.
111  */
112 void adc_init (void)
113 {
114   RCC->APB2ENR |= (RCC_APB2ENR_ADC1EN | RCC_APB2ENR_ADC2EN);
115   RCC->APB2RSTR = (RCC_APB2RSTR_ADC1RST | RCC_APB2RSTR_ADC2RST);
116   RCC->APB2RSTR = 0;
117
118   ADC1->CR1 = 0;
119   ADC1->CR2 = ADC_CR2_ADON;
120   ADC1->CR2 = ADC_CR2_ADON | ADC_CR2_RSTCAL;
121   while ((ADC1->CR2 & ADC_CR2_RSTCAL) != 0)
122     ;
123   ADC1->CR2 = ADC_CR2_ADON | ADC_CR2_CAL;
124   while ((ADC1->CR2 & ADC_CR2_CAL) != 0)
125     ;
126   ADC1->CR2 = 0;
127
128   ADC2->CR1 = 0;
129   ADC2->CR2 = ADC_CR2_ADON;
130   ADC2->CR2 = ADC_CR2_ADON | ADC_CR2_RSTCAL;
131   while ((ADC2->CR2 & ADC_CR2_RSTCAL) != 0)
132     ;
133   ADC2->CR2 = ADC_CR2_ADON | ADC_CR2_CAL;
134   while ((ADC2->CR2 & ADC_CR2_CAL) != 0)
135     ;
136   ADC2->CR2 = 0;
137   RCC->APB2ENR &= ~(RCC_APB2ENR_ADC1EN | RCC_APB2ENR_ADC2EN);
138 }
139
140
141 void adc_start (void)
142 {
143   /* Use DMA channel 1.  */
144   RCC->AHBENR |= RCC_AHBENR_DMA1EN;
145   DMA1_Channel1->CCR = STM32_DMA_CCR_RESET_VALUE;
146   DMA1->IFCR = 0xffffffff;
147
148   RCC->APB2ENR |= (RCC_APB2ENR_ADC1EN | RCC_APB2ENR_ADC2EN);
149
150   ADC1->CR1 = (ADC_CR1_DUALMOD_2 | ADC_CR1_DUALMOD_1 | ADC_CR1_DUALMOD_0
151                | ADC_CR1_SCAN);
152   ADC1->CR2 = (ADC_CR2_TSVREFE | ADC_CR2_EXTTRIG | ADC_CR2_SWSTART
153                | ADC_CR2_EXTSEL | ADC_CR2_DMA | ADC_CR2_CONT | ADC_CR2_ADON);
154   ADC1->SMPR1 = NEUG_ADC_SETTING1_SMPR1;
155   ADC1->SMPR2 = NEUG_ADC_SETTING1_SMPR2;
156   ADC1->SQR1 = ADC_SQR1_NUM_CH(NEUG_ADC_SETTING1_NUM_CHANNELS);
157   ADC1->SQR2 = 0;
158   ADC1->SQR3 = NEUG_ADC_SETTING1_SQR3;
159
160   ADC2->CR1 = (ADC_CR1_DUALMOD_2 | ADC_CR1_DUALMOD_1 | ADC_CR1_DUALMOD_0
161                | ADC_CR1_SCAN);
162   ADC2->CR2 = ADC_CR2_EXTTRIG | ADC_CR2_CONT | ADC_CR2_ADON;
163   ADC2->SMPR1 = NEUG_ADC_SETTING2_SMPR1;
164   ADC2->SMPR2 = NEUG_ADC_SETTING2_SMPR2;
165   ADC2->SQR1 = ADC_SQR1_NUM_CH(NEUG_ADC_SETTING2_NUM_CHANNELS);
166   ADC2->SQR2 = 0;
167   ADC2->SQR3 = NEUG_ADC_SETTING2_SQR3;
168
169 #ifdef DELIBARATELY_DO_IT_WRONG_START_STOP
170   ADC2->CR2 = 0;
171   ADC1->CR2 = 0;
172 #endif
173 }
174
175 static int adc_mode;
176 static uint32_t *adc_ptr;
177 static int adc_size;
178 static uint32_t adc_buf[64];
179
180 static void adc_start_conversion_internal (void)
181 {
182 #ifdef DELIBARATELY_DO_IT_WRONG_START_STOP
183   /* Power on */
184   ADC2->CR2 = ADC_CR2_EXTTRIG | ADC_CR2_CONT | ADC_CR2_ADON;
185   ADC1->CR2 = (ADC_CR2_TSVREFE | ADC_CR2_EXTTRIG | ADC_CR2_SWSTART
186                | ADC_CR2_EXTSEL | ADC_CR2_DMA | ADC_CR2_CONT | ADC_CR2_ADON);
187   /* Start conversion.  tSTAB is 1uS, but we don't follow the spec.  */
188   ADC2->CR2 = ADC_CR2_EXTTRIG | ADC_CR2_CONT | ADC_CR2_ADON;
189   ADC1->CR2 = (ADC_CR2_TSVREFE | ADC_CR2_EXTTRIG | ADC_CR2_SWSTART
190                | ADC_CR2_EXTSEL | ADC_CR2_DMA | ADC_CR2_CONT | ADC_CR2_ADON);
191 #else
192   ADC2->CR2 = ADC_CR2_EXTTRIG | ADC_CR2_CONT | ADC_CR2_ADON;
193   ADC1->CR2 = (ADC_CR2_TSVREFE | ADC_CR2_EXTTRIG | ADC_CR2_SWSTART
194                | ADC_CR2_EXTSEL | ADC_CR2_DMA | ADC_CR2_CONT | ADC_CR2_ADON);
195 #endif
196 }
197
198 void adc_start_conversion (int mode, uint32_t *p, int size)
199 {
200   adc_mode = mode;
201   adc_ptr = p;
202   adc_size = size;
203
204  if (mode == ADC_SAMPLE_MODE)
205     {
206       DMA1_Channel1->CPAR = (uint32_t)&ADC1->DR; /* SetPeripheral */
207       DMA1_Channel1->CMAR  = (uint32_t)p; /* SetMemory0 */
208       DMA1_Channel1->CNDTR  = (uint32_t)size / 4; /* counter */
209       DMA1_Channel1->CCR  = NEUG_DMA_MODE_SAMPLE; /*mode*/
210       DMA1_Channel1->CCR |= DMA_CCR1_EN;                    /* Enable */
211     }
212   else
213     {
214       DMA1_Channel1->CPAR = (uint32_t)&ADC1->DR; /* SetPeripheral */
215       DMA1_Channel1->CMAR  = (uint32_t)adc_buf; /* SetMemory0 */
216       DMA1_Channel1->CNDTR  = size; /* counter */
217       DMA1_Channel1->CCR  = NEUG_DMA_MODE_CRC32; /*mode*/
218       DMA1_Channel1->CCR |= DMA_CCR1_EN;                    /* Enable */
219     }
220
221  adc_start_conversion_internal ();
222 }
223
224
225 static void adc_stop_conversion (void)
226 {
227   DMA1_Channel1->CCR &= ~DMA_CCR1_EN;
228
229 #ifdef DELIBARATELY_DO_IT_WRONG_START_STOP
230   ADC1->CR2 = 0;
231   ADC2->CR2 = 0;
232 #else
233   ADC2->CR2 &= ~ADC_CR2_CONT;
234   ADC1->CR2 &= ~ADC_CR2_CONT;
235 #endif
236 }
237
238 void adc_stop (void)
239 {
240   ADC1->CR1 = 0;
241   ADC1->CR2 = 0;
242
243   ADC2->CR1 = 0;
244   ADC2->CR2 = 0;
245
246   RCC->AHBENR &= ~RCC_AHBENR_DMA1EN;
247   RCC->APB2ENR &= ~(RCC_APB2ENR_ADC1EN | RCC_APB2ENR_ADC2EN);
248 }
249
250
251 static void adc_lld_serve_rx_interrupt (uint32_t flags)
252 {
253   if ((flags & STM32_DMA_ISR_TEIF) != 0)  /* DMA errors  */
254     {
255       /* Should never happened.  If any, it's coding error. */
256       /* Access an unmapped address space or alignment violation.  */
257       adc_stop_conversion ();
258     }
259   else
260     {
261       if ((flags & STM32_DMA_ISR_TCIF) != 0) /* Transfer complete */
262         {
263           adc_stop_conversion ();
264
265           if (adc_mode != ADC_SAMPLE_MODE)
266             {
267               int i;
268
269               for (i = 0; i < adc_size;)
270                 {
271                   CRC->DR = adc_buf[i++];
272                   CRC->DR = adc_buf[i++];
273                   CRC->DR = adc_buf[i++];
274                   CRC->DR = adc_buf[i++];
275                   *adc_ptr++ = CRC->DR;
276                 }
277             }
278         }
279     }
280 }
281
282 void adc_wait (chopstx_intr_t *intr)
283 {
284   uint32_t flags;
285
286   chopstx_intr_wait (intr);
287   flags = DMA1->ISR & STM32_DMA_ISR_MASK; /* Channel 1 interrupt cause.  */
288   DMA1->IFCR = STM32_DMA_ISR_MASK; /* Clear interrupt of channel 1.  */
289   adc_lld_serve_rx_interrupt (flags);
290 }