Use chopstx
[gnuk/neug.git] / src / stm32f103.h
1 #define PERIPH_BASE     0x40000000
2 #define APB2PERIPH_BASE (PERIPH_BASE + 0x10000)
3 #define AHBPERIPH_BASE  (PERIPH_BASE + 0x20000)
4
5 struct RCC {
6   volatile uint32_t CR;
7   volatile uint32_t CFGR;
8   volatile uint32_t CIR;
9   volatile uint32_t APB2RSTR;
10   volatile uint32_t APB1RSTR;
11   volatile uint32_t AHBENR;
12   volatile uint32_t APB2ENR;
13   volatile uint32_t APB1ENR;
14   volatile uint32_t BDCR;
15   volatile uint32_t CSR;
16 };
17
18 #define RCC_BASE                (AHBPERIPH_BASE + 0x1000)
19 static struct RCC *const RCC = ((struct RCC *const)RCC_BASE);
20
21 #define RCC_AHBENR_DMA1EN       0x00000001
22 #define RCC_AHBENR_CRCEN        0x00000040
23
24 #define RCC_APB2ENR_ADC1EN      0x00000200
25 #define RCC_APB2ENR_ADC2EN      0x00000400
26
27 #define  CRC_CR_RESET                        0x00000001
28
29 struct CRC {
30   volatile uint32_t DR;
31   volatile uint8_t  IDR;
32   uint8_t   RESERVED0;
33   uint16_t  RESERVED1;
34   volatile uint32_t CR;
35 };
36
37 #define CRC_BASE              (AHBPERIPH_BASE + 0x3000)
38 static struct CRC *const CRC = ((struct CRC *const)CRC_BASE);
39
40
41 struct ADC {
42   volatile uint32_t SR;
43   volatile uint32_t CR1;
44   volatile uint32_t CR2;
45   volatile uint32_t SMPR1;
46   volatile uint32_t SMPR2;
47   volatile uint32_t JOFR1;
48   volatile uint32_t JOFR2;
49   volatile uint32_t JOFR3;
50   volatile uint32_t JOFR4;
51   volatile uint32_t HTR;
52   volatile uint32_t LTR;
53   volatile uint32_t SQR1;
54   volatile uint32_t SQR2;
55   volatile uint32_t SQR3;
56   volatile uint32_t JSQR;
57   volatile uint32_t JDR1;
58   volatile uint32_t JDR2;
59   volatile uint32_t JDR3;
60   volatile uint32_t JDR4;
61   volatile uint32_t DR;
62 };
63
64 #define ADC1_BASE             (APB2PERIPH_BASE + 0x2400)
65 #define ADC2_BASE             (APB2PERIPH_BASE + 0x2800)
66
67 static struct ADC *const ADC1 = (struct ADC *const)ADC1_BASE;
68 static struct ADC *const ADC2 = (struct ADC *const)ADC2_BASE;
69
70 #define  ADC_CR1_DUALMOD_0       0x00010000
71 #define  ADC_CR1_DUALMOD_1       0x00020000
72 #define  ADC_CR1_DUALMOD_2       0x00040000
73 #define  ADC_CR1_DUALMOD_3       0x00080000
74
75 #define  ADC_CR1_SCAN            0x00000100
76
77 #define  ADC_CR2_ADON            0x00000001
78 #define  ADC_CR2_CONT            0x00000002
79 #define  ADC_CR2_CAL             0x00000004
80 #define  ADC_CR2_RSTCAL          0x00000008
81 #define  ADC_CR2_DMA             0x00000100
82 #define  ADC_CR2_ALIGN           0x00000800
83 #define  ADC_CR2_EXTSEL          0x000E0000
84 #define  ADC_CR2_EXTSEL_0        0x00020000
85 #define  ADC_CR2_EXTSEL_1        0x00040000
86 #define  ADC_CR2_EXTSEL_2        0x00080000
87 #define  ADC_CR2_EXTTRIG         0x00100000
88 #define  ADC_CR2_SWSTART         0x00400000
89 #define  ADC_CR2_TSVREFE         0x00800000
90
91 struct DMA_Channel {
92   volatile uint32_t CCR;
93   volatile uint32_t CNDTR;
94   volatile uint32_t CPAR;
95   volatile uint32_t CMAR;
96 };
97
98 struct DMA {
99   volatile uint32_t ISR;
100   volatile uint32_t IFCR;
101 };
102
103 #define STM32_DMA_CR_MINC           DMA_CCR1_MINC
104 #define STM32_DMA_CR_MSIZE_WORD     DMA_CCR1_MSIZE_1
105 #define STM32_DMA_CR_PSIZE_WORD     DMA_CCR1_PSIZE_1
106 #define STM32_DMA_CR_TCIE           DMA_CCR1_TCIE
107 #define STM32_DMA_CR_TEIE           DMA_CCR1_TEIE
108 #define STM32_DMA_CR_HTIE           DMA_CCR1_HTIE
109 #define STM32_DMA_ISR_TEIF          DMA_ISR_TEIF1
110 #define STM32_DMA_ISR_HTIF          DMA_ISR_HTIF1
111 #define STM32_DMA_ISR_TCIF          DMA_ISR_TCIF1
112
113 #define STM32_DMA_ISR_MASK          0x0F
114 #define STM32_DMA_CCR_RESET_VALUE   0x00000000
115 #define STM32_DMA_CR_PL_MASK        DMA_CCR1_PL
116 #define STM32_DMA_CR_PL(n)          ((n) << 12)
117
118 #define  DMA_CCR1_EN                         0x00000001
119 #define  DMA_CCR1_TCIE                       0x00000002
120 #define  DMA_CCR1_HTIE                       0x00000004
121 #define  DMA_CCR1_TEIE                       0x00000008
122 #define  DMA_CCR1_DIR                        0x00000010
123 #define  DMA_CCR1_CIRC                       0x00000020
124 #define  DMA_CCR1_PINC                       0x00000040
125 #define  DMA_CCR1_MINC                       0x00000080
126 #define  DMA_CCR1_PSIZE                      0x00000300
127 #define  DMA_CCR1_PSIZE_0                    0x00000100
128 #define  DMA_CCR1_PSIZE_1                    0x00000200
129 #define  DMA_CCR1_MSIZE                      0x00000C00
130 #define  DMA_CCR1_MSIZE_0                    0x00000400
131 #define  DMA_CCR1_MSIZE_1                    0x00000800
132 #define  DMA_CCR1_PL                         0x00003000
133 #define  DMA_CCR1_PL_0                       0x00001000
134 #define  DMA_CCR1_PL_1                       0x00002000
135 #define  DMA_CCR1_MEM2MEM                    0x00004000
136
137 #define  DMA_ISR_GIF1                        0x00000001
138 #define  DMA_ISR_TCIF1                       0x00000002
139 #define  DMA_ISR_HTIF1                       0x00000004
140 #define  DMA_ISR_TEIF1                       0x00000008
141 #define  DMA_ISR_GIF2                        0x00000010
142 #define  DMA_ISR_TCIF2                       0x00000020
143 #define  DMA_ISR_HTIF2                       0x00000040
144 #define  DMA_ISR_TEIF2                       0x00000080
145 #define  DMA_ISR_GIF3                        0x00000100
146 #define  DMA_ISR_TCIF3                       0x00000200
147 #define  DMA_ISR_HTIF3                       0x00000400
148 #define  DMA_ISR_TEIF3                       0x00000800
149 #define  DMA_ISR_GIF4                        0x00001000
150 #define  DMA_ISR_TCIF4                       0x00002000
151 #define  DMA_ISR_HTIF4                       0x00004000
152 #define  DMA_ISR_TEIF4                       0x00008000
153 #define  DMA_ISR_GIF5                        0x00010000
154 #define  DMA_ISR_TCIF5                       0x00020000
155 #define  DMA_ISR_HTIF5                       0x00040000
156 #define  DMA_ISR_TEIF5                       0x00080000
157 #define  DMA_ISR_GIF6                        0x00100000
158 #define  DMA_ISR_TCIF6                       0x00200000
159 #define  DMA_ISR_HTIF6                       0x00400000
160 #define  DMA_ISR_TEIF6                       0x00800000
161 #define  DMA_ISR_GIF7                        0x01000000
162 #define  DMA_ISR_TCIF7                       0x02000000
163 #define  DMA_ISR_HTIF7                       0x04000000
164 #define  DMA_ISR_TEIF7                       0x08000000
165
166 #define DMA1_BASE             (AHBPERIPH_BASE + 0x0000)
167 static struct DMA *const DMA1 = (struct DMA *const)DMA1_BASE;
168
169 #define DMA1_Channel1_BASE    (AHBPERIPH_BASE + 0x0008)
170 static struct DMA_Channel *const DMA1_Channel1 =
171   (struct DMA_Channel *const)DMA1_Channel1_BASE;
172
173 /* System Control Block */
174 struct SCB
175 {
176   volatile uint32_t CPUID;
177   volatile uint32_t ICSR;
178   volatile uint32_t VTOR;
179   volatile uint32_t AIRCR;
180   volatile uint32_t SCR;
181   volatile uint32_t CCR;
182   volatile uint8_t  SHP[12];
183   volatile uint32_t SHCSR;
184   volatile uint32_t CFSR;
185   volatile uint32_t HFSR;
186   volatile uint32_t DFSR;
187   volatile uint32_t MMFAR;
188   volatile uint32_t BFAR;
189   volatile uint32_t AFSR;
190   volatile uint32_t PFR[2];
191   volatile uint32_t DFR;
192   volatile uint32_t ADR;
193   volatile uint32_t MMFR[4];
194   volatile uint32_t ISAR[5];
195   uint32_t RESERVED0[5];
196   volatile uint32_t CPACR;
197 };
198
199 #define SCS_BASE 0xE000E000
200 #define SCB_BASE (SCS_BASE + 0x0D00)
201 static struct SCB *const SCB = (struct SCB *const)SCB_BASE;